| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 21 | 混合数字/模拟处理电路 | CN02820287.2 | 2002-08-16 | CN100504906C | 2009-06-24 | A·伯德特; C·托马佐 |
| 一种电路，包括数字处理器、模拟处理装置、将来自数字处理器的数字值输出转换成由模拟处理装置处理的模拟值的数模转换器、及将结果模拟值转换成输入到数字处理器的数字值的模数转换器，其中模拟处理装置包括一个或多个模拟处理器，而且该电路是在数字处理器的控制下可动态重新配置的，从而模拟处理装置根据第一功能处理模拟值，重新配置以后，模拟处理装置根据第二功能处理模拟值。 | ||||||
| 22 | 混合数字/模拟处理电路 | CN02820287.2 | 2002-08-16 | CN1568477A | 2005-01-19 | A·伯德特; C·托马佐 |
| 一种电路，包括数字处理器、模拟处理装置、将来自数字处理器的数字值输出转换成由模拟处理装置处理的模拟值的数模转换器、及将结果模拟值转换成输入到数字处理器的数字值的模数转换器，其中模拟处理装置包括一个或多个模拟处理器，而且该电路是在数字处理器的控制下可动态重新配置的，从而模拟处理装置根据第一功能处理模拟值，重新配置以后，模拟处理装置根据第二功能处理模拟值。 | ||||||
| 23 | 交插数字峰值检测器 | CN00108146.2 | 2000-04-29 | CN1145035C | 2004-04-07 | M·F·莫泽尔 |
| 一种交插数字峰值检测器，该检测器有多个采集管道，每个采集管道接收一个通用采样时钟信号，并使之延迟以选择性将管道中每个模数转换器的采样时间延迟。每个管道有峰值检测器，可编程抽取器，，以及采集存储器。来自每个采集管道的最大和最小峰值检测器值在程序控制下在采集段上比较用来产生每个采集管道在采集段上的最大和最小峰值检测器值。 | ||||||
| 24 | 半导体装置、运算装置、信号转换器和信号处理系统 | CN95120307.X | 1995-10-27 | CN1102259C | 2003-02-26 | 光地哲伸; 宫脇守 |
| 一种半导体装置，其中电容器通过锁存电路连接到多个输入端上，电容器的另一端都接到一个读出放大器的输入端上，从而使电路规模减小，运算速度提高，功耗下降，节约成本，并且提高了产量。 | ||||||
| 25 | 可靠的随机数发生器 | CN00808584.6 | 2000-06-08 | CN1354848A | 2002-06-19 | E·J·斯普龙克 |
| 揭示一种产生随机数的方法和装置(300)。在第一实施例中,产生随机数的方法涉及产生一个第二随机数。伪随机数是从数字随机数发生器(304)产生的,第一随机数是从模拟随机数发生器(208－1)产生的。第一随机数与伪随机数合并,产生第二随机数,它是两个发生器的输出的结果。 | ||||||
| 26 | 交插数字峰值检测器 | CN00108146.2 | 2000-04-29 | CN1272628A | 2000-11-08 | M·F·莫泽尔 |
| 一种交插数字峰值检测器,该检测器有多个采集管道,每个采集管道接收一个通用采样时钟信号,并使之延迟以选择性将管道中每个模数转换器的采样时间延迟。每个管道有峰值检测器,可编程抽取器,以及采集存储器。来自每个采集管道的最大和最小峰值检测器值在程序控制下在采集段上比较用来产生每个采集管道在采集段上的最大和最小峰值检测器值。 | ||||||
| 27 | 用于功率测量装置的Sigma－Delta乘法电路 | CN97196868.3 | 1997-07-29 | CN1226968A | 1999-08-25 | 米哈伊尔·尼古拉维奇·克罗斯诺夫; 阿列克谢·米哈伊洛维奇·库佐金 |
| 功率测量装置被用于计算从网络中取得的实际功率的瞬时值,在该网络中电流及电压均为可变的,电压变化很小但到可察觉,电流以明显方式变化,因为它的有效值实质上确定功率,即如果从电网取得的电流有一定的强度,则获得了功率,而当电源实际为零时,从电网未取得功率。公开了一种用于功率或能量测量装置(P、W,30,40)的乘法电路。第一被测量(9)的模拟信号(u)被输入到第一Sigma－delta转换器(SDM1;10),它的输出控制一个乘法器(20;20a,20b,20c,20d;21a,21b,22a,22b)。第二被测量(19)的模拟信号(i)被输入到乘法器 (20)。乘法器(20)的输出提供给第二 Sigma－Delta转换器(SDM2;30),其输出端产生一个输出信号(p(t)),它代表第一及第二摸拟信号(u,i)的积的瞬时值,由此测量出功率。 | ||||||
| 28 | 半导体装置、运算装置、信号转换器和信号处理系统 | CN95120307.X | 1995-10-27 | CN1132370A | 1996-10-02 | 光地哲伸; 宫脇守 |
| 一种半导体装置，其中电容器通过锁存电路连接到多个输入端上，电容器的另一端都接到一个读出放大器的输入端上，从而使电路规模减小，运算速度提高，功耗下降，节约成本，并且提高了产量。 | ||||||
| 29 | 可编程序的反时限延迟电路 | CN91104800.6 | 1991-07-17 | CN1058301A | 1992-01-29 | 大为·阿兰·弗克斯 |
| 一种反时限延迟电路，包括一个接收代表外电路电压或电流信号和参考信号的积分器10。该积分器产生一个代表在信号间差值积分的控制信号。比较器U2将控制信号与第二参考信号比较而产生一个输出，当控制信号幅值超过第二参考信号幅值时，该输出改变逻辑状态。设置一个电路，以控制二参考信号或其一的幅值，从而对电路的瞬时和/或极限跳闸电平提供控制。 | ||||||
| 30 | 동시 아날로그-디지털 변환 및 승산 방법 | KR1020000014342 | 2000-03-21 | KR100701204B1 | 2007-03-29 | 데이비드샤오동양; 보이드에이파우러; 아바스엘가멜 |
| 본 발명은 비트-직렬 ADCs 및 단일 기울기 ADCs로 A/D 변환 및 승산을 동시에 제공하기 위한 방법에 관한 것이다. 비트 직렬 ADC는 각각의 비교기 및 1-비트 래치에 입력되는 램프 신호 및 BITX 신호를 사용한다. 램프가 아날로그 입력 값을 초과할 때, 비교기는 BITX의 값을 출력하기 위해 래치를 트리거 시킨다. 비트들은 연속적으로 출력된다. 램프 신호는 전압 레벨 및 전압 스텝을 가진 계단식 형태를 가진다. 본 발명에 있어서, 두 개의 계수에 의한 승산이 가능하다. 일 계수는 적당하게 디지인된 램프에 의해 결정되고, 다른 계수는 적당하게 디자인된 BITX에 의해 결정된다. 램프를 통한 승산은 1/X의 인자에 의해 전압 레벨을 변경함으로써 달성되고, 여기에서 X는 승산 계수이다(즉, 0.5의 인자에 의한 승산은 전압 레벨의 전압을 두 배 함으로써 달성된다). BITX를 통한 승산은 X의 인자에 의해 BITX의 주파수를 지연시킴으로써 달성된다. 또한, BITX를 통한 승산이 높은 정확성을 가지도록 BITX 및 램프의 디자인 방법을 설명한다. 또한, 본 발명은 설명된 승산 방법을 사용하여 광 검출기 어레이로 데이터 압축/필터링 방법을 포함한다. 본 발명이 단지 매우 간단한 하드웨어를 필요로 하기 때문에 본 발명은 다중채널 환경에서의 사용이 유용하다. | ||||||
| 31 | 스위치드 커패시터 기법을 이용한 이득 조절장치 | KR1019990018666 | 1999-05-24 | KR1020000074616A | 2000-12-15 | 이진국; 장동영; 차유진; 강근순; 이승훈 |
| PURPOSE: A gain controller using a switched capacitor method is provided whose operation speed is improved to automatically control a gain of an input signal at a high operational speed and power consumption is decreased to settle the gain to a desired value. CONSTITUTION: A gain controller using a switched capacitor method includes an operational amplifier(30) outputting a result obtained by controlling the gain of an analog input signal, input capacitors(C1-Cn, CN+1-C2N) connected to the input of the operational amplifier in parallel, a feedback capacitors(CF3,CF4) connected to the input and output of the operational amplifier, and switches(40,42,44,46,50,52,56,32,34,36) connecting at least one input capacitor to the input signal or a reference voltage, corresponding to a digital gain control signal applied from the outside. The gain is expressed by a ratio of an input capacitance that is the sum of the capacitances of the capacitors connected to the input voltage to the capacitance of the feedback capacitor. | ||||||
| 32 | 인터리브형 디지털 피크 검출기 | KR1020000022440 | 2000-04-27 | KR100576226B1 | 2006-05-03 | 모저마이클에프. |
| 인터리브형 디지털 피크 검출기는 다중 획득 파이프를 구비하고, 상기 각 파이프는 공용 입력 신호를 수신한다. 각 획득 파이프는 각 파이프에 각 아날로그-디지털 변환기의 샘플 시간을 선택적으로 지연시키기 위해 아날로그 지연 회로를 통하여 지연되는 공용 샘플 클록 신호를 수신한다. 각 파이프는 아날로그-디지털 변환기로부터 디지타이징된 출력을 수신하고, 최대 및 최소 피크 값을 축적하는 피크 검출기를 갖는다. 프로그램 가능 데시메이터(decimator)는 샘플 클록 신호 및 데시메이션 값의 함수로서 샘플 클록 신호를 데시메이팅하여 획득 클록을 만들기 위한 데시메이션 값을 수신하여, 피크 검출기로부터 축적된 최대 및 최소 값을 저장하기 위해 래치 회로를 트리거(trigger)한다. 획득 메모리는 획득 구간에 걸쳐 래치된 최대 및 최소 피크 검출기 값을 저장하고, 각 획득 파이프로부터의 최대 및 최소 피크 검출기 값은 획득 파이프를 위한 획득 구간에 걸쳐 최대 및 최소 피크 검출기 값을 생성하기 위한 프로그램 제어 하에서 획득 구간에 걸쳐 비교가 이루어진다. 인터리브, 피크 검출기, 디지털, 디지털 피크 검출기, 오실로스코프, 계측기 | ||||||
| 33 | 뉴럴 네트워크를 이용한 배관 결함 진단장치 | KR2020040008650 | 2004-03-29 | KR200354498Y1 | 2004-07-01 | 김환성; 여태경; 김명희 |
| 본 고안은 뉴럴 네트워크를 이용한 배관의 결함 진단장치에 관한 것으로 특히, MFL(Magentic Flux Leakage) 피그(PIG, Pipeline Inspection Gage)의 3축 방향 홀센서로부터 계측된 Axial, Radial 및 Circumferential 데이터로부터 재구성된 입력단(11)과; 상기 입력단(11)으로부터 입력되는 정보와 실제 배관의 결함 정보와의 비교를 통해 비교 오차가 발생되지 않도록 학습과정을 통해 배관 결함을 진단하는데 필요한 최적의 값을 산출하여 출력단(13)으로 보내는 은닉단(12)과; 상기 은닉단(12)에서 출력되는 값을 이용하여 정확하게 배관의 결함 상태를 진단하는 출력단(13)으로 구성하여 배관 결함을 진단 할 수 있도록 한 것이다. | ||||||
| 34 | 디지털 스위칭 증폭기를 위한 ＤＣ 오프셋 캘리브레이션 | KR1020027001241 | 2000-07-25 | KR1020020085867A | 2002-11-16 | 미아오,규오큉; 델라노,캐리 |
| 본발명은디지털스위칭증폭기(400)와함께이용하기위한오프셋전압캘리브레이션회로에관한것이다. 캘리브레이션회로는디지털스위칭증폭기(400)와연관된적어도하나의 DC 오프셋전압을디지털오프셋데이터로변환하기위한아날로그-디지털컨버터(406)를포함한다. 메모리(408)는디지털오프셋데이터를저장한다. 제어회로(402)는아날로그-디지털컨버터(406)를제어한다. 메모리 (408)에결합되는디지털-아날로그컨버터(404)는디지털오프셋데이터를수신하여디지털스위칭증폭기의입력포트에인가하기위한오프셋보상전압을생성함으로써, 적어도하나의 DC 오프셋전압의적어도일부를제거한다. | ||||||
| 35 | 펄스폭 변조 회로 | KR1019930000172 | 1993-01-08 | KR100272119B1 | 2000-12-01 | 무라까미다이스께; 요시다히데끼 |
| 입력 레벨, 펄스 폭 특성의 직선성이 양호한 펄스폭 변조 회로를 제공한다. 입력 아날로그 전압(V IN )을 디지털화하는 A/D 콤버터(4)와 클럭(CK2)이 지연 게이트(5 1 ,5 2 ,…)를 통과하는 단수와 지연시간과의 관계가 정비례해서 직선성이 양호한 지연회로(9)를 써서 입력 아날로그 전압(V IN )의 레벨에 따른 지연시간만큼 지연된 지연 블럭(D OUT )을 얻으며 클럭(CK2)이 부여되고 부터 지연 클럭(D OUT )이 주어지기까지의 지연시간에 대응한 펄스 폭을 갖는 펄스 신호 OUT를 RS 플립플롭(12)에서 생성한다. | ||||||
| 36 | 반도체 장치, 이 장치를 사용하는 반도체 회로, 상관연산장치,신호변환기,및이변환기를사용하는신호처리시스템 | KR1019960002040 | 1996-01-30 | KR100191450B1 | 1999-06-15 | 미야와끼마모루; 고찌데쯔노부 |
| 반도체 장치에서의 각각의 커패시터 한 단자가 스위치를 통해 대응하는 다수의 입력 단자에 접속되고, 커패시터의 다른 단자가 감지 증폭기에 공통으로 접속되며, 적어도 하나의 커패서터의 다른 단자가 제2스위치를 통해 감지 증폭기에 공통으로 접속되어 회로 규모의 축소, 연산 속도의 향상, 연산 정도의 향상 및 소비 전력을 감소시킬 수 있다. | ||||||
| 37 | 통신 장치에서의 주파수 변환을 위한 장치와 방법 | KR1019950700661 | 1994-05-16 | KR100174781B1 | 1999-04-01 | 케빈부르스트레일러 |
| 디지털/아날로그(D/A) 변환기(206)는 주파수 변환을 하기 위해 근사 사인파(300)를 입력 신호에 곱한다. 최적화된 계수값들은 선정되어 있으며 클럭 주기 동안 생성되는 제어 워드에 기초하여 프로그램된다. 사인파 근사(300)의 주파수를 나타내는 한 주기 동안의 프로그래밍은 출력에서의 홀수 고조파의 효과가 감소되는 반면 통상의 스위칭 믹서가 갖는 장점이 유지되도록 입력신호에 승산 신호를 제공해 준다. 한 실시예에 있어서 승산 D/A변환기는 증폭기(400)에 연결된 다수의 저항기(R1-R8), 선택 저항기들(R1-R8)이 동작되고 동작되지 않도록(in and out of operation)하는 다수의 스위칭 게이트(G1-G8), 게이트(G1-G8)를 제어하는 계수기/제어기(203)로부터 오는 제어 워드들을 포함한다. | ||||||
| 38 | 디지탈 신호처리회로와 아나로그 신호처리 회로를 갖는 원칩 반도체 집적회로장치 | KR1019900012631 | 1990-08-17 | KR1019930005838B1 | 1993-06-25 | 후세다께시 |
| 내용 없음. | ||||||
| 39 | LINEAR TRANSFORMATION CIRCUITS | PCT/US2006030411 | 2006-08-02 | WO2007024446A3 | 2008-09-18 | AMIRKHANY AMIR; STOJANOVIC VLADIMIR M; ALON ELAD; ZERBE JARED L; HOROWITZ MARK A |
| A transform circuit includes a first circuit and a second circuit. The first circuit and the second circuit implement first and second mappings that together generate a pre-defined transform of N digital data symbols. The first circuit maps a set of N digital data symbols from N parallel data streams to N analog data symbols by generating N sets of first weighted sums of the N digital data symbols. Each respective first weighted sum is defined by a respective set of pre-determined first weighting values in a first matrix. The second circuit maps the N analog data symbols to a sequence of N output signals over N time intervals. Each of the N output signals corresponds to a respective second weighted sum of the N analog data symbols. Each respective second weighted sum is defined by a respective set of pre-determined second weighting values in a second matrix. | ||||||
| 40 | ANALOG-DIGITAL CORRELATOR | PCT/US8802159 | 1988-06-22 | WO8900279A3 | 1989-02-09 | BURNS RICHARD J; GRIM KENNETH R; LEVY MIGUEL E |
| An analog-digital correlator (10) utilizes a plurality of sample and hold circuits (16-0 to 16-(M-1)) to directly store samples of a received analog signal. Bits of a correlation pattern are shifted through stages in a correlation pattern shift register (26). The state of the correlation pattern bits causes the value in the associated sample and hold circuit (16) to either be inverted or noninverted when it is summed with other similarly generated signals from the remaining sample and hold circuits to form the correlation output sum by network (30). The output of network (30) will peak when the bits of the digital correlation pattern signal are shifted to stages in register (26) that are aligned with the sample and hold circuits containing the digitally-impressed code of interest. In the preferred embodiment, a mask shift register (28) is used to selectively disable certain of the sample and hold circuits from affecting the correlation output sum. To this end, mask bits corresponding to the length of the digitally-impressed code are shifted through mask register (28) simultaneously with the correlation pattern bits in register (26). | ||||||
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