子分类：
| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
|---|---|---|---|---|---|---|
| 61 | JPH0131211B2 - | JP22135182 | 1982-12-16 | JPH0131211B2 | 1989-06-23 | NAKAGAWA YOICHI |
| 62 | Bit shifting system | JP13517784 | 1984-07-02 | JPS6116330A | 1986-01-24 | SHINPO ATSUSHI; HOSODA KENICHIROU; MIYAMOTO RIYOUICHI; NOGUCHI OSAMU |
| PURPOSE:To simplify the device constitution by controlling a multiplier and a multiplicand inputted to general multipliers to shift bits. CONSTITUTION:Data designating the address where optional data Y is stored is held in a register 14. An arithmetic result X of an ALU7 is inputted to a register 16. An output Y of a RAM15 is inputted to a multiplier input register MA9. An output X of a ROM17 is inputted to a multiplicand input register MB10. Data in registers MA9 and MB10 are multiplied by a multiplier 11, and a multiplier upper part output register MC12 or a multiplier lower part output register MD13 is selected, and data of the multiplication result is held in the selected register. Held data is inputted to the RAM15 through a data bus 1. Thus, data Y has bits shifted and is stored in the RAM15. | ||||||
| 63 | Normalizing circuit of binary-coded decimal number | JP19148983 | 1983-10-13 | JPS6083139A | 1985-05-11 | KUWATA AKIRA; TAKAHASHI TOSHIYA |
| PURPOSE:To attain a high-speed operation of a normalizing circuit of binary- coded decimal number by shifting the input data after detecting ''1'' that is most approximate to the most significant bit of the input data. CONSTITUTION:A preceding ''1'' detecting circuit 1 uses the data X of mantissa part as an input and detects ''1'' most approximate to the most significant bit MSB including this MSB and informs this detection information to an encoder 2. The encoder 2 converts the number of shifts into a code of binary display to perform normalization according to the received information. A shifter 3 obtains the input of the data X and shifts the data X according to the shift information which is coded by the encoder 2 to produce the nomalization data Y. This circuit ensures a normalizing action at a high speed. | ||||||
| 64 | Effective bit position preserving circuit | JP13458883 | 1983-07-22 | JPS6027022A | 1985-02-12 | KUROSAKI NATSUME; UEDA KATSUHIKO |
| PURPOSE:To obtain the shift number for relief of effective bits without using a comparator by knowing the lower shift amount of the total effective bits of a block containing >=1 data. CONSTITUTION:An exclusive OR block 4 consisting of an EX-OR gate delivers the lowest bit of data as it is in order to discriminate a7-a0=0 from a7-a0=1. A block 5 has a function to hold the position where the effective bit of the maximum value of >=1 input data and a function to hold the effective bit position of the data whose most effecitve value moves to a lower place. The latter function sets all FFs at 1 wih a set signal 5-1 set at 0 and then resets these FFs when the data of 0 is supplied from a block 2. Then the bit position where 1 exists is detected from the highest bit of output values b7'-b0' of the FFs to know the effective bit position of the data where the most effective value of the input data is moving to a lower place. | ||||||
| 65 | Picture processing device | JP5310383 | 1983-03-29 | JPS59177674A | 1984-10-08 | MORIOKA YOSHIJI; SANO NAOKI |
| PURPOSE:To perform the shift operation of picture data in a short time to make the processing high-speed by using a bidirectional shift register for shifting picture data and selecting the direction in accordance with the number of shift bits. CONSTITUTION:Picture data is impressed to shift registers DSR1 and DSR2. If a number K of bits to be shifted is smaller than the half of a number N of bits of shift registers DSR1 and DSR2, shift registers DSR1 and DSR2 are set to the left shift mode, and contents are shifted left by K-number of bits. Objective picture data is held on the side of the shift register DSR1, and its contents are stored in a picture memory. If K>=N/2 is true, shift registers DSR1 and DSR2 are set to the right shift mode, and contents are shifted right by (N-K)-number of bits. Objective picture data is held on the side of the shift register DSR2. | ||||||
| 66 | Shift device | JP17365582 | 1982-10-01 | JPS5962950A | 1984-04-10 | HASEGAWA KENJI |
| PURPOSE:To improve reliability and economy by using two shift circuits having n-bits of shift amount and operating them at the same time with different control signal so as to realize the function of shift circuit having 2n-bits of shift amount. CONSTITUTION:The shift circuits 1, 2 input respectively 2n-bit and output n-bit. First, the data of 2n-bit is inputted to the circuit 1 and the data of 2n-bit having an opposite arroy as the data of the circuit 1 is inputted to the circuit 2. The data in n-bit from the circuit 1, the data of oppositely arrayed bits on a signal line 15 and the data on a signal line 21 are inputted to the selecting circuit 3. Further, the data in n-bit from the circuit 1, the data of oppositely arrayed bits on the signal line 15, and the data on the signal line 22 are inputted to the selecting circuit 4. Further, the data of the circuits 3, 4 are synthesized and outputted from the signal line 18 as 2n-bit data. Thus, the function of the shift circuit having 2-bits of shift amount is realized in this way. | ||||||
| 67 | Digital signal converter | JP7890882 | 1982-05-10 | JPS58195317A | 1983-11-14 | YAMAGUCHI SUSUMU |
| PURPOSE:To provide an attenuation function without complicating the circuit constitution of a parallel serial conversion circuit, by the constitution that a serial output and a parallel output of a shift register are extracted through a switching circuit. CONSTITUTION:Shift registers 13, 14 of parallel input and serial output to which a part of parallel data is applied from an AD converter 2, and a shift register 15 of parallel input and parallel output to which the rest of the parallel data from the said AD converter is applied, are provided. A Load signal and a clock signal to fetch the parallel data from the AD converter to the shift registers 13, 14 and 15 are inputted to a Load input and a clock input of the shift registers 13, 14 and 15, and the serial data are extracted at an output 17 depending on the switching state of a switching circuit 16. The attenuation up to -24dB is attained with the switching of the switching circuit 16. | ||||||
| 68 | Integrated circuit information processing device | JP7572481 | 1981-05-21 | JPS57191751A | 1982-11-25 | IWAMURA ATSUSHI |
| PURPOSE: To perform processings like the exchange of data easily in a high speed, by turning on a transfer gate through which optional one of input-side data bus lines and optional one of output-side data bus lines are connected. CONSTITUTION: Data of input-side data bus lines A and B are applied to an operating circuit 3. The circuit 3 operates AND between input data to output it to an output-side data bus line C through a bus driver 4. Meanwhile, a line corresponding to the fourth bit (from the least significant bit), which is not shown in figure, of the bus line A and a line corresponding to the fourth bit, which is not shown in figure, of the bus line C are connected through a transfer gate 5, and they are controlled by a signal line 6. When a transfer signal is issued from a controlling circuit 7, it is inverted by an inverter 8 and is applied to the driver 4 to inhibit the output to the line corresponding to the fourth bit of the line C, and the gate 5 is turned on to transfer data on the bus line A to the fourth bit of the bus line C. COPYRIGHT: (C)1982,JPO&Japio | ||||||
| 69 | Data train processing device | JP6731380 | 1980-05-21 | JPS56164440A | 1981-12-17 | FUSAOKA AKIRA |
| PURPOSE:To execute an arranging shift with one time operation, by making data train processing through the combination of a multi-input basic arranging circuit in a tree shape. CONSTITUTION:A basic arranging section of three-inputs receives inputs 10A, 10B, 10C and a control signal 14 of designated arranging relation and outputs a prescribed output. That is, the inputs 10A, 10C make output of logical circuits 30A, 30B with the relation of the arrangement designated by the control signal 14 fed to a comparison circuit 12B. According to this output, the order of output of data is outputted either as it is or after being exchanged with an exchange circuit 16A or 16B. To obtain the output corresponding to the input 10B, either one of the output of the exchange circuits 16A, 16B is selected at a selection circuit 18. The result is received at latches 20A, 20B and stored, and if an input of 24A or 24B is present, the content is renewed at the same time. | ||||||
| 70 | Data processor | JP1476780 | 1980-02-12 | JPS56111946A | 1981-09-04 | EGUCHI KAZUTOSHI |
| PURPOSE:To ensure a high-speed shift process with exclusion of other shift circuits, by using an RAM for the data register and then controlling the address of the RAM to carry out a shift process. CONSTITUTION:The RAM1a-1h store the data stored in the main memory for a data process. In addition to these RAMs, the register 8 holds the shift digit number and the adder 9 performs an operation for the data length and the shift digit number. Furthermore the means 10 contains an ROM that designates the addresses of the RAM1a-1h and then reads the data by the output signal of the adder 9 plus the address on the main memory in which the above-mentioned data is stored. Then the registers 3 and 4 deliver 0 for necessary digits by the output signal of the register 8 and at the same time hold the output data delivered from the RAM1a- 1h. | ||||||
| 71 | JPS5543476Y2 - | JP11955977 | 1977-09-07 | JPS5543476Y2 | 1980-10-13 | |
| 72 | Junkantekiniketaidosuru deetashorihoho oyobi sochi | JP14922975 | 1975-12-16 | JPS51102530A | 1976-09-10 | JON KURISUCHAN MORAN |
| 73 | ＳＣＡＬＥ, ＲＯＵＮＤ, ＧＥＴＥＸＰ, ＲＯＵＮＤ, ＧＥＴＭＡＮＴ, ＲＥＤＵＣＥ, ＲＡＮＧＥ 및 ＣＬＡＳＳ 명령어들을 실행할 수 있는 곱셈 덧셈 기능 유닛 | KR1020137007355 | 2011-09-23 | KR101533516B1 | 2015-07-02 | 그라드스테인,아미트; 앤더슨,크리스티나,에스.; 스페르베르,지브; 루바노비치,시몬; 에이탄,베니 |
| 기능유닛으로제1 명령어를실행하는단계를수반하는방법이설명된다. 제1 명령어는곱셈-덧셈명령어이다. 상기방법은기능유닛으로제2 명령어를실행하는단계를더 포함한다. 제2 명령어는라운드명령어이다. | ||||||
| 74 | FIR 필터링을 위한 벡터 콘볼루션 함수와 함께 명령어 집합을 갖는 벡터 프로세서 | KR1020147014118 | 2012-10-26 | KR1020140092852A | 2014-07-24 | 아자데트카메란; 유멩-린; 오스머조셉에이치; 윌리엄스조셉; 몰리나알버트 |
| 벡터 콘볼루션 함수와 함께 명령어 집합을 갖는 벡터 프로세서가 제공된다. 개시된 벡터 프로세서는 적어도 N1+N2-1개 입력 샘플로 이루어진 벡터를 획득하고; 벡터의 N2개 타임 시프트된 버전(0만큼 시프트된 버전도 포함함)을 획득―상기 타임 시프트된 버전의 각각은 N1개 샘플을 포함함―하며; N1개 계수의 벡터를 이용해 벡터의 타임 시프트된 버전의 가중합(weighted sum)을 수행하고; 상기 가중합의 각각에 대해 하나의 출력값을 포함하는 출력 벡터를 발생함으로써, 입력 신호와 필터 임펄스 응답 사이에서 콘볼루션 함수를 수행한다. 벡터 프로세서는 예컨대 벡터 입력을 갖는 하나 이상의 벡터 콘볼루션 소프트웨어 명령어에 응답하여 상기 방법을 수행한다. 벡터는 복수의 실수 또는 복소수 입력 샘플을 포함하고, 필터 임펄스 응답은 실수 혹은 복소수인 복수의 계수를 이용하여 표현될 수 있다.
|
||||||
| 75 | 소프트웨어 디지털 프론트 엔드(SoftDFE) 신호 처리 | KR1020147014151 | 2012-10-26 | KR1020140084295A | 2014-07-04 | 아자데트카메란; 리쳉조우; 몰리나알버트; 오스머조셉에이치; 피놀트스티븐씨; 유멩-린; 윌리엄스조셉; 페레즈레이몬산체즈; 첸지안-구오 |
| 소프트웨어 디지털 프론트 엔드(SoftDFE) 신호 처리 기술이 제공된다. 신호에 대해 하나 이상의 디지털 프론트 엔드(DFE) 기능을 수행하는 프로세서상에서 하나 이상의 전용 명령어(specialized instructions)를 실행함으로써 하나 이상의 디지털 프론트 엔드 기능은 신호에 대해 소프트웨어로 수행되고, 프로세서는 선형 명령어와 비선형 명령어 중 하나 이상의 명령어로 이루어진 명령어 집합을 갖는다. 복수의 데이터 샘플로 이루어진 샘플 블록이 선택적으로 형성되고, 디지털 프론트 엔드(DFE) 기능은 이 샘플 블록에 대해 수행된다. 전용 명령어는 벡터 콘볼루션 함수(vector convolution function), 복소 지수 함수(complex exponential function), x
k 함수, 벡터 비교 명령어, 벡터 max() 명령어, 벡터 곱셈 명령어, 벡터 덧셈 명령어, 벡터 sqrt() 명령어, 벡터 1/x 명령어 및 사용자 정의의 비선형 명령어를 포함할 수 있다.
|
||||||
| 76 | 디지털 전치 왜곡(DPD) 및 다른 비선형 애플리케이션을 위해 사용자 정의의 비선형 함수와 함께 명령어 집합을 갖는 프로세서 | KR1020147014136 | 2012-10-26 | KR1020140084290A | 2014-07-04 | 아자데트카메란; 유멩-린; 피나울트스티븐씨; 윌리엄스조셉; 모리나알버트 |
| 디지털 전치 왜곡(DPD;digital pre-distortion)과 다른 비선형 애플리케이션을 위한 사용자 정의의 비선형 함수(user-defined non-linear functions)와 함께 명령어 집합을 갖는 프로세서가 제공된다. 예컨대 DPD같은 신호 처리 함수는 입력값 x에 대해 적어도 하나의 비선형 함수를 수행하는 적어도 하나의 소프트웨어 명령어를 획득―상기 적어도 하나의 비선형 함수는 적어도 하나의 사용자 특정 변수(user-specified parameter)를 포함함―하고; 적어도 하나의 사용자 특정 변수를 갖는 적어도 하나의 비선형 함수를 위한 적어도 하나의 소프트웨어 명령어에 응답하여, 다음의 단계들, 즉, 입력값 x에 비선형 함수를 적용하는 적어도 하나의 소프트웨어 명령어를 구현하는 적어도 하나의 기능성 유닛을 호출(invoking)하는 단계와, 상기 입력값 x에 대한 비선형 함수에 대응하는 출력을 발생하는 단계를 수행함으로써 소프트웨어로 구현된다. 사용자 특정 변수는 메모리로부터 적어도 하나의 레지스터로 선택적으로 로딩될 수 있다.
|
||||||
| 77 | 난수 생성기를 위한 자기―저항 엘리먼트를 갖는 엔트로피 소스 | KR1020147010432 | 2012-09-17 | KR1020140069195A | 2014-06-09 | 제이콥슨,데이비드엠.; 추,시아오춘; 우,웬킹; 위엔,켄드릭호이롱; 강,승에이치. |
| 엔트로피 소스 및 난수(RN) 생성기가 개시된다. 일 양상에서, 저-에너지 엔트로피 소스는 자기-저항(MR) 엘리먼트 및 감지 회로를 포함한다. MR 엘리먼트에는 정전류가 인가되고, MR 엘리먼트의 자화에 기초하여 결정되는 가변 저항을 갖는다. 감지 회로는 MR 엘리먼트의 저항을 감지하고 MR 엘리먼트의 감지된 저항에 기초하여 랜덤 값들을 제공한다. 다른 양상에서, RN 생성기는 엔트로피 소스와 후-프로세싱 모듈을 포함한다. 엔트로피 소스는 적어도 하나의 MR 엘리먼트를 포함하고, 적어도 하나의 MR 엘리먼트에 기초하여 제 1 랜덤 값들을 제공한다. 후-프로세싱 모듈은 제 1 랜덤 값을 수신 및 (예를 들어, 암호 해시 함수, 에러 검출 코드, 스트림 암호 알고리즘 등에 기초하여) 프로세싱하고, 개선된 무작위성 특성들을 갖는 제 2 랜덤 값들을 제공한다.
|
||||||
| 78 | 중국인 나머지 정리(ＣＲＴ)와 캐리 저장 가산 기반의모듈러 곱셈 장치 및 방법 | KR1020060081241 | 2006-08-25 | KR1020070062901A | 2007-06-18 | 구본석; 이동욱; 양상운; 류권호; 장태주 |
| A modular multiplication device based on CRT and a CSA, and a method thereof are provided to perform RSA public key encryption at high speed, and realize a small area and low power consumption by using the CRT and the CSA. A multiplier register(130) stores and shifts a multiplier to right. A booth recorder(140) outputs a multiplicand determined according to a condition by using information inputted from the multiplier register and multiplicand information. The CSA comprises the first CSA(110) adding the multiplicand output from the booth recorder to a sum/carry of a previous round and the second CSA(120) adding a modular partial sum of a redirection table(160) to the sum/carry output from the first CSA. 2-bit adders(150,170) calculate and reflect carry generation to the next round. A plurality of multiplexers control a 1-bit input value according to an input signal. Two w-bit adders(180) calculate the final result value from an interim result value of the CSA. | ||||||
| 79 | 라운드 및 시프트를 갖는 ＳＩＭＤ 정수 곱셈 하이 | KR1020030100215 | 2003-12-30 | KR100597930B1 | 2006-07-13 | 아벨제임스씨.; 월터스데린씨.; 타일러조나단제이. |
| 라운드 및 시프트 연산을 갖는 팩형(packed) 곱셈 하이를 실행하기 위한 방법, 장치 및 프로그램 수단이 제공된다. 한 실시예의 방법은 제1 세트의 L 데이터 요소를 갖는 제1 오퍼랜드를 수신하는 단계를 포함한다. 제2 세트의 L 데이터 요소를 갖는 제2 오퍼랜드가 수신된다. L쌍의 데이터 요소는 함께 곱해져서 한 세트의 L 곱을 생성한다. L쌍의 각각은 제1 세트의 L 데이터 요소로부터의 제1 데이터 요소, 및 제2 세트의 L 데이터 요소의 대응하는 데이터 요소 위치로부터의 제2 데이터 요소를 포함한다. L 곱의 각각은 라운드되어 L 라운드된 값을 생성한다. 상기 L 라운드된 값의 각각은 스케일되어 L 스케일된 값을 생성한다. L 스케일된 값의 각각은 목적지에 저장하기 위해 절단된다. 각각의 절단된 값은 데이터 요소 쌍에 대응하는 데이터 요소 위치에 저장된다. 라운드, 시프트, 데이터 요소, 오퍼랜드, 스케일, 상위 비트, 하위 비트 | ||||||
| 80 | 평판표시패널의 적응형 콘트라스트 조절장치 | KR1020040053253 | 2004-07-09 | KR1020060004218A | 2006-01-12 | 최명렬; 조화현 |
| 입력 영상신호의 콘트라스트를 조절하여 평판표시패널에 표시되는 영상의 화질을 향상시킨다. 입력 영상신호의 특성을 분석하기 위하여 먼저 설정된 샘플 위치에서의 누적분포함수(Cumulative Distribution Function)를 계산하고, 계산한 누적분포함수를 이용하여 입력되는 영상신호의 해상도에 따른 표본 정규화 누적분포함수를 계산한 후 선형 추정방법을 적용하여 입력 영상신호에 따른 누적 분포함수를 구하며, 확률밀도함수를 이용하여 입력 영상신호의 특성을 판단하고, 판단한 입력 영상신호의 특성에 따라 적응형 콘트라스트 조절인자를 구한 후 입력 영상신호의 특성에 따라 추정 누적분포함수를 변형하여 콘트라스트 조절함수를 구한 후 입력 영상신호에 콘트라스트 조절함수를 적용하여 콘트라스트를 조절한다. 평판표시패널, 적응형, 콘트라스트, 누적분포함수, 확률밀도함수, | ||||||
QQ群二维码
意见反馈
意见反馈