子分类：
| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 181 | 메모리에 대한 나눗셈 연산들 | KR1020167014823 | 2014-11-04 | KR1020160082590A | 2016-07-08 | 휠러,카일비. |
| 본발명의예들은메모리에서나눗셈연산들을수행하기위한장치들및 방법들을제공한다. 예시적인장치는감지라인에그리고제1 다수의선택라인에연결되는제1 다수의메모리셀을포함하는제1 어드레스공간을포함하고, 여기서제1 어드레스공간은피제수값을저장한다. 제2 어드레스공간은감지라인에그리고제2 다수의선택라인에연결되는제2 다수의메모리셀을포함하고, 여기서제2 어드레스공간은제수값을저장한다. 제3 어드레스공간은감지라인에그리고제3 다수의선택라인에연결되는제3 다수의메모리셀을포함하고, 여기서제3 어드레스공간은나머지값을저장한다. 감지회로는피제수값 및제수값을수신하고, 피제수값을제수값으로나누며, 나머지결과를제3 다수의메모리셀에저장하도록구성될수 있다. | ||||||
| 182 | 난수 생성기를 위한 자기―저항 엘리먼트를 갖는 엔트로피 소스 | KR1020147010432 | 2012-09-17 | KR101617832B1 | 2016-05-03 | 제이콥슨,데이비드엠.; 추,시아오춘; 우,웬킹; 위엔,켄드릭호이롱; 강,승에이치. |
| 엔트로피소스및 난수(RN) 생성기가개시된다. 일양상에서, 저-에너지엔트로피소스는자기-저항(MR) 엘리먼트및 감지회로를포함한다. MR 엘리먼트에는정전류가인가되고, MR 엘리먼트의자화에기초하여결정되는가변저항을갖는다. 감지회로는 MR 엘리먼트의저항을감지하고 MR 엘리먼트의감지된저항에기초하여랜덤값들을제공한다. 다른양상에서, RN 생성기는엔트로피소스와후-프로세싱모듈을포함한다. 엔트로피소스는적어도하나의 MR 엘리먼트를포함하고, 적어도하나의 MR 엘리먼트에기초하여제 1 랜덤값들을제공한다. 후-프로세싱모듈은제 1 랜덤값들을수신및 (예를들어, 암호해시함수, 에러검출코드, 스트림암호알고리즘등에기초하여) 프로세싱하고, 개선된무작위성특성들을갖는제 2 랜덤값들을제공한다. | ||||||
| 183 | 디지털 데이터 압축 방법 및 장치 | KR1020140017384 | 2014-02-14 | KR1020150096217A | 2015-08-24 | 조권도 |
| 디지털 데이터 압축 방법 및 장치가 본 발명의 실시 예에서 개시된다. 디지털 데이터의 압축 방법은, 디지털 데이터의 부호비트 확장을 줄여서 압축을 수행하되, 블록 내에서 가장 긴 유효비트를 가지는 샘플에 근거하여 비트 추출하고, 시프트 레프트(shift left)기법을 선택적으로 사용한다. | ||||||
| 184 | 블록 기반 파고율 저감 | KR1020147014067 | 2012-10-26 | KR1020140085556A | 2014-07-07 | 아자데트카메란; 몰리나알버트; 오스머요셉에이치; 유멩-린; 산체스라몬 |
| 블록 기반 파고율 저감(CFR;crest factor reduction) 기술이 제공된다. 예시적인 블록 기반 파고율 저감 방법은 복수의 샘플로 이루어진 데이터 샘플 블록을 획득하는 단계와, 데이터 블록을 파고율 저감 블록에 인가하는 단계와, 파고율 저감 블록으로부터 처리된 데이터 블록을 제공하는 단계를 포함한다. 블록 기반 파고율 저감 방법은 선택적으로 데이터 블록에 대해 여러 번 반복적으로 수행될 수 있다. 데이터 샘플 블록은 적어도 하나의 커서 블록(cursor block)을 갖는 확장 블록(expanded block)을 포함할 수 있다. 예를 들어, 적어도 두 개의 프리-커서 블록(pre-cursor blocks)과 하나의 포스트-커서 블록(post-cursor block)이 활용될 수 있다. 피크는, 예를 들면, 데이터 샘플 블록과 프리커서 블록의 첫 번째 프리-커서 블록에서만 제거될 수 있다.
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| 185 | 최대 가능도 비트-스트림 엔코딩을 이용한 직접 디지털 합성 | KR1020147014146 | 2012-10-26 | KR1020140084292A | 2014-07-04 | 아자데트카메란 |
| 최대 가능도 시퀀스 추정(maximum likelihood Sequence Estimation)을 이용한 RF 신호의 직접적인 합성(direct synthesis)을 위한 방법 및 장치가 제공된다. 디지털 스트림을 발생하기 위해 디지털 RF 입력 신호에 대해 최대 가능도 시퀀스 추정을 수행함으로써 디지털 RF 입력 신호는 합성되고, 프로토타입 필터(prototype filter)에 의한 필터링 이후에, 상기 발생된 디지털 스트림은 사실상 최소의 오류를 발생한다. 사실상 최소의 오류는 프로토타입 필터의 디지털 출력과 디지털 RF 입력 신호 사이의 차이(difference)를 포함한다. 디지털 스트림은 입력 디지털 RF 신호와 사실상 동일하다. 디지털 스트림은 아날로그 복원 필터(analog restitution filter)에 인가되고, 아날로그 복원 필터의 출력은 디지털 RF 입력 신호에 근사한 아날로그 RF 신호를 포함한다. | ||||||
| 186 | ＳＣＡＬＥ, ＲＯＵＮＤ, ＧＥＴＥＸＰ, ＲＯＵＮＤ, ＧＥＴＭＡＮＴ, ＲＥＤＵＣＥ, ＲＡＮＧＥ 및 ＣＬＡＳＳ 명령어들을 실행할 수 있는 곱셈 덧셈 기능 유닛 | KR1020137007355 | 2011-09-23 | KR1020130079511A | 2013-07-10 | 그라드스테인,아미트; 앤더슨,크리스티나,에스.; 스페르베르,지브; 루바노비치,시몬; 에이탄,베니 |
| 기능 유닛으로 제1 명령어를 실행하는 단계를 수반하는 방법이 설명된다. 제1 명령어는 곱셈-덧셈 명령어이다. 상기 방법은 기능 유닛으로 제2 명령어를 실행하는 단계를 더 포함한다. 제2 명령어는 라운드 명령어이다.
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| 187 | 확장된 ＮＩＳＴ 소수를 이용한 모듈러 곱셈 및 모듈러 지수승 방법 | KR1020110087960 | 2011-08-31 | KR1020130024487A | 2013-03-08 | 홍석희; 김창한; 장남수; 조영인 |
| PURPOSE: A modular multiplication method using an extended NIST prime number and a modular exponentiation method are provided to improve the performance of an encryption system based on the pairing of a prime number based elliptical curve encryption system. CONSTITUTION: A modular multiplier receives two integers(410). The modular multiplier multiplies the inputted integers(420). The modular multiplier executes first modular subtraction for the multiplied value(430). The modular multiplier executes second modular subtraction for the first modular subtraction(440). [Reference numerals] (410) Inputting two integers; (420) Multiplying the inputted integers; (430) Executing a first modular subtraction with q for the multiplied values; (440) Executing a second modular subtraction with prime number p for the result of the first modular subtraction; (AA) Start; (BB) End | ||||||
| 188 | 인체 관심영역에 적합한 ＦＣＳＲ을 이용한 비선형 이진 난수 발생기 | KR1020110075988 | 2011-07-29 | KR1020130014003A | 2013-02-06 | 서창호; 이규민 |
| PURPOSE: A nonlinear binary random number generator using an FCSR(Feedback Carry Shift Register) which is suitable for a human body interesting area is provided to offer excellent statistics characteristics and to guarantee the maximum cycle of random numbers. CONSTITUTION: An LFSR(Linear Feedback Shift Register)(11) includes an LSR(Linear Shift Register) based on primitive polynomials. An FCSR(12) includes the LSR based on a 2-adic number system. An XOR calculation unit(13) generates a random number sequence by exclusively combining the output of the LFSR and the FCSR. The LFSR includes a shift register unit which comprises shift registers; a feedback number unit including a value which indicates a connection state of the shift register; and a linear feedback function unit which generates output by receiving the output of the shift register and the feedback number unit. | ||||||
| 189 | 몽고메리 역원 계산 장치 및 이를 이용한 몽고메리 역원 계산 방법 | KR1020110009584 | 2011-01-31 | KR1020120088316A | 2012-08-08 | 김영식; 안경문; 신종훈; 신선수; 강지수 |
| PURPOSE: A Montgomery inverse computing device and a method thereof are provided to perform a shift operation and a modular reduction operation while computing Montgomery inverse. CONSTITUTION: A plurality of shifters(420,440,460,480) shifts bits of variable stored in a register in response to one or more first control signals. A lot generation block(500) calculates a lot about output values from a plurality of shifters in response to a second control signal. A computation block(600) computes an update value of each output value of the shifter in response to a third control signal. | ||||||
| 190 | 타원곡선 암호 연산 방법 | KR1020090048259 | 2009-06-01 | KR1020100067590A | 2010-06-21 | 최용제; 최두호; 정교일 |
| PURPOSE: A method for calculating elliptic curve cryptogram is provided to simplify operation of prime finite field, thereby improving operation function by minimizing implementation area of encryption processor. CONSTITUTION: A controller transmits A0 unit bit of A register(110) and B4 unit bit of B register to multiplier(130). A operation result value of the multiplier is outputted to Mul_h, Mul_l. The Mul_h is added in C4 unit bit and adder(141). The Mul_l is added in C5 unit bit and adder(142). An output of a multiplier is stored in C4 and C5 of the C register. A multiple result of A0 and B3 is respectively added with storage values of C3 and C4 in the adders. | ||||||
| 191 | 오디오 신호 개선 | KR1020067014116 | 2005-01-10 | KR1020060123495A | 2006-12-01 | 반렉,크리스토프 |
| An audio signal (A) is enhanced by dividing the signal into time segments of a selected frequency range and scaling the audio signal in each time segment. The time segments (S) are defined by zero crossings (Z) of the audio signal, thus avoiding the introduction of any undesired harmonics. The scaling may involve linear or non-linear scaling factors. When the selected frequency range comprises bass frequencies, a very effective and distortion-free bass enhancement is obtained. | ||||||
| 192 | 쌍방향 시프트 레지스터 및 이를 구비한 표시 장치 | KR1020040042271 | 2004-06-09 | KR100607053B1 | 2006-08-01 | 온다마모루; 와시오하지메; 하야시순스케; 무로푸시히로시; 스즈키노부히코 |
| 본 발명은, 클록 신호에 동기하여 동작하는 복수단의 플립플롭을 갖고, 외부로부터 입력되는 방향 지시 신호에 따라 시프트 방향을 절환하는 시프트 레지스터부와, 복수단의 플립플롭 중에, 제1 소정단의 플립플롭으로부터 출력되는 신호를 취득하여, 상기 신호의 파형을 변경하는 파형 변경부와, 파형 변경부에 의해 파형이 변경된 신호와, 제2 소정단의 플립플롭으로부터 출력되는 신호를 취득하고, 이들 신호 중에 어느 신호를, 방향 지시 신호에 따라 절환하여 출력하는 검사 신호 절환부를 구비한다. | ||||||
| 193 | 평활화된 적응적 변이 추정 방식을 이용한 스테레오 영상 복원 방법 | KR1020040026950 | 2004-04-20 | KR1020050102157A | 2005-10-25 | 금동교; 임송택; 배경훈 |
| 본 발명은 평활화된 변이 추정 기법을 이용한 스테레오 영상의 복원 방법을 개시한다. 본 발명의 변이 추정 기법을 이용한 스테레오 영상 복원 방법은 (a) 스테레오 영상을 입력받아 특징값을 추출하고, 특징값들을 정규화하는 단계; (b) 정규화된 특징값들에 따라서 적응적으로 정합창의 크기를 결정하는 단계; (c) 정합창에 변이 평활화를 수행하는 단계; (d) 평활화된 변이값을 원래의 화소값과 비교하여 최종 변이값을 결정하는 단계; 및 (e) 최종 결정된 변이값에 따라서 예측 영상을 복원하는 단계를 포함한다. | ||||||
| 194 | 고속의쉬프팅장치 | KR1019970020107 | 1997-05-22 | KR100265358B1 | 2000-09-15 | 박선주; 강혁 |
| PURPOSE: A high speed shifting apparatus is provided to decrease entire shift operation time. CONSTITUTION: A 70-bit C-latch(31) stores a data(result_bus(67:0)). A shift logic box(32) receives a data(Latched_Rbus(69:0)) from the C-latch(31) and generates an output value(no_shift_Rbus, Lshifted_Rbus) based on no shift operation or by performing left and right shifts. A sensor(33) receives a most significant bit(MSB2bit(1:0), 35) of the result_bus(67:0) and a micro code, nrm_no, 36) for generating a selection signal(muxsel(1:0), 37) for selecting one of the result values from the shift logic box(32). A multiplexor(34) selects one among a no-shifted value(no_shift_Rbus) from the shift logic box(32), a left shidted value(Lshifted_Rbus) and a right shift value(Rshifted_Rbus). The C-latch(31) receives a result value(result_bus(67:0)) of 68bit from a computation result bus of the adder/multiplier and stores 70bit increased by 2bit and outputs through two ports. The sensor(33) combines two most significant bits MSB2bit(1:0)(35) of the data stored in the c-latch(31) and the micro code(36). | ||||||
| 195 | DIVISION AND ROOT COMPUTATION WITH FAST RESULT FORMATTING | EP16712172 | 2016-03-21 | EP3286634A1 | 2018-02-28 | DOCKSER KENNETH ALAN; DIBRINO MICHAEL THOMAS; LALL PATHIK SUNIL |
| Systems and methods relate to division of a dividend by a divisor, with fast result formatting. Counts of leading sign bits of the dividend and the divisor are determined. The dividend and the divisor are normalized based on their respective counts of leading sign bits to obtain a normalized dividend and a normalized divisor, respectively. An exact number of significant quotient bits of a quotient of the division, based on the normalized dividend, the normalized divisor, and the counts of leading sign bits of the dividend and the divisor and used to determine a correct position of a leading bit of the quotient based on this exact number. The quotient is developed by placing the leading bit at or near the correct position and appending less significant bits to the right of the leading bit. Thus, left-shifts in each iteration and large final shifts are avoided in formatting the result. | ||||||
| 196 | IMPROVED DIGITAL PROCESSING OF AUDIO SIGNALS UTILIZING COSINE FUNCTIONS | EP15843391.2 | 2015-09-26 | EP3198723A1 | 2017-08-02 | Barratt, Lachlan Paul |
| A method of increasing the sample rate of a digital signal by creating intermediate sample points between adjacent neighbouring sample points comprising the step of populating each of the intermediate sample points depending on a weighted influence of a predetermined number of the neighbouring sample points, the weighted influence being calculated by representing the digital signal or filter at the predetermined number of sample points at least in part by its cosine components, which are each represented by absolute values of a cosine function in the time domain substantially limited to half a waveform cycle at its mid-point; combining the aforementioned cosine components at each of the neighbouring sample points to obtain waveforms at each of the neighboring sample points; determining values for each of the waveforms at the intermediate sample points and combining the determined values at the intermediate sample point to derive the weighted influence. | ||||||
| 197 | ARITHMETICAL DEVICE, ARITHMETICAL DEVICE ELLIPTICAL SCALAR MULTIPLICATION METHOD AND ELLIPTICAL SCALAR MULTIPLICATION PROGRAM, ARITHMETICAL DEVICE MULTIPLICATIVE OPERATION METHOD AND MULTIPLICATIVE OPERATION PROGRAM, AS WELL AS ARITHMETICAL DEVICE ZERO DETERMINATION METHOD AND ZERO DETERMINATION PROGRAM | EP10861408 | 2010-12-27 | EP2660796A4 | 2017-05-03 | NAITO YUSUKE; SAKAI YASUYUKI |
| An elliptic scalar multiplication kG can be processed in a fixed amount of computation time regardless of the value of a random number k, and timing analysis of the elliptic scalar multiplication kG can be prevented. An initial setting unit 121 sets a specific point G on an elliptic curve in a scalar multiplication variable R. A scalar multiplication unit 122 references a t-bit bit sequence representing a random number k one bit at a time from the most significant bit, and each time one bit is referenced, sets in a work variable R[0] a value obtained by doubling the scalar multiplication variable R, and sets in a work variable R[1] a value obtained by adding the specific point G to the value set in the work variable R[0]. Then, the scalar multiplication unit 122 sets the work variable R[0] in the scalar multiplication variable R if the value of the referenced bit is 0, and sets the work variable R[1] in the scalar multiplication variable R if the value of the referenced bit is 1. A scalar multiple point output unit 123 performs a subtraction of a constant value 2 t G from the scalar multiplication variable R, and outputs a value obtained by the subtraction as a scalar multiple point kG. | ||||||
| 198 | SOFTWARE DIGITAL FRONT END (SoftDFE) SIGNAL PROCESSING | EP12846556 | 2012-10-26 | EP2772033A4 | 2015-07-22 | AZADET KAMERAN; LI CHENGZHOU; MOLINA ALBERT; OTHMER JOSEPH H; PINAULT STEVEN C; YU MENG-LIN; PEREZ RAMON SANEHEZ; CHEN JIAN-GUO |
| Maximum likelihood bit-stream generation and detection techniques are provided using the M-algorithm and Infinite Impulse Response (IIR) filtering. The M-Algorithm is applied to a target input signal X to perform Maximum Likelihood Sequence Estimation on the target input signal X to produce a digital bit stream B, such that after filtering by an IIR filter, the produced digital stream Y produces an error signal satisfying one or more predefined requirements. The predefined requirements comprise, for example, a substantially minimum error. In an exemplary bit detection implementation, the target input signal X comprises an observed analog signal and the produced digital stream Y comprises a digitized output of a receive channel corresponding to a transmitted bit stream. In an exemplary bit stream generation implementation, the target input signal X comprises a desired transmit signal and the produced digital stream Y comprises an estimate of the desired transmit signal. | ||||||
| 199 | DIGITAL PROCESSOR HAVING INSTRUCTION SET WITH COMPLEX EXPONENTIAL NON-LINEAR FUNCTION | EP12844423 | 2012-10-26 | EP2758867A4 | 2015-07-08 | AZADET KAMERAN; MOLINA ALBERT; OTHMER JOSEPH H; VENKATARAGHAVAN PARAKALAN; YU MENG-JIN; WILLIAMS JOSEPH |
| 200 | VECTOR PROCESSOR HAVING INSTRUCTION SET WITH VECTOR CONVOLUTION FUNCITON FOR FIR FILTERING | EP12842890 | 2012-10-26 | EP2758896A4 | 2015-07-01 | AZADET KAMERAN; YU MENG-LIN; OTHMER JOSEPH H; WILLIAMS JOSEPH; MOLINA ALBERT |
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