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具有法拉第笼的集成电路组件

阅读：208发布：2020-05-11

专利汇可以提供具有法拉第笼的集成电路组件专利检索，专利查询，专利分析的服务。并且一种集成电路组件形成有绝缘层、半导体层、有源器件、第一、第二和第三导电互连层以及多个导电通孔。绝缘层具有第一表面和第二表面。第二表面位于第一表面下方。衬底层已经从第二表面被去除。半导体层具有第一表面和第二表面。半导体层的第一表面接触绝缘层的第一表面。有源器件形成在半导体层的区域中。第一导电互连层形成导电环。第二导电互连层在导电环和半导体层的区域上方形成第一导电板。第三导电互连层在导电环和半导体层的区域下方形成第二导电板。多个导电通孔将导电环电耦合到第一导电板和第二导电板。导电环、第一导电板、第二导电板和多个导电通孔在有源器件周围形成法拉第笼。，下面是具有法拉第笼的集成电路组件专利的具体信息内容。

权利要求

1.一种集成电路组件，包括：
绝缘层，具有第一表面和第二表面，所述第二表面在所述第一表面下方，其中衬底层从所述第二表面被去除；
半导体层，具有第一表面和第二表面，所述半导体层的所述第一表面接触所述绝缘层的所述第一表面；
有源器件，形成在所述半导体层的区域中；
第一导电互连层，形成导电环；
第二导电互连层，在所述导电环和所述半导体层的所述区域上方形成第一导电板；
第三导电互连层，在(i)所述导电环、(ii)所述绝缘层和(iii)所述半导体层的所述区域下方形成第二导电板；以及
多个导电通孔，将所述导电环电耦合到所述第一导电板和所述第二导电板；
其中所述导电环、所述第一导电板、所述第二导电板和所述多个导电通孔在所述有源器件周围形成法拉第笼。
2.根据权利要求1所述的集成电路组件，其中：
所述导电环围绕所述半导体层的所述区域上方的区域。
3.根据权利要求1所述的集成电路组件，其中：
所述导电环中包括开口；
所述第一导电互连层还包括被布置穿过所述导电环中的所述开口的导电连接线；以及所述导电连接线将所述第一有源器件电连接到在所述法拉第笼外的所述半导体层的第二区域中的第二有源器件。
4.根据权利要求1所述的集成电路组件，还包括：
第四导电互连层，连接到所述绝缘层的所述第二表面并且在所述半导体层的所述区域下方的子绝缘体区域周围形成第二导电环；
其中：
所述第一导电互连层位于所述半导体层的所述第二表面上方；
所述第一导电环围绕所述半导体层的所述区域上方的上部区域；
所述多个导电通孔通过所述第二导电环将所述第一导电环电耦合到所述第二导电板；
以及
所述第一导电环、所述第一导电板、所述第二导电板、所述第二导电环和所述多个导电通孔在所述有源器件周围形成所述法拉第笼。
5.根据权利要求4所述的集成电路组件，其中：
所述第二导电环中包括开口；
所述第四导电互连层还包括被布置穿过所述第二导电环中的所述开口的导电连接线；
以及
所述导电连接线将所述第一有源器件电连接到在所述法拉第笼外的所述半导体层的第二区域中的第二有源器件。
6.根据权利要求4所述的集成电路组件，还包括：
第五导电互连层，在所述第一导电环与所述第一导电板之间形成第三导电环；
其中：
所述多个导电通孔通过所述第三导电环将所述第一导电环电耦合到所述第一导电板；
以及
所述第一导电环、所述第一导电板、所述第二导电板、所述第二导电环、所述第三导电环和所述多个导电通孔在所述有源器件周围形成所述法拉第笼。
7.根据权利要求6所述的集成电路组件，还包括：
第六导电互连层，在所述第二导电环与所述第二导电板之间形成第四导电环；
其中：
所述多个导电通孔通过所述第四导电环将所述第二导电环电耦合到所述第二导电板；
以及
所述第一导电环、所述第一导电板、所述第二导电板、所述第二导电环、所述第三导电环、所述第四导电环和所述多个导电通孔在所述有源器件周围形成所述法拉第笼。
8.根据权利要求1所述的集成电路组件，其中：
所述第一导电板和所述第二导电板被穿孔有一组孔，所述一组孔减小所述有源器件的对地电容。
9.根据权利要求1所述的集成电路组件，还包括：
第二导电环，围绕所述半导体层的所述区域并且包括多晶硅；
其中：
所述多个导电通孔还将所述第一导电环电耦合到所述第二导电环；
其中所述第一导电环、所述第一导电板、所述第二导电板、所述第二导电环和所述多个导电通孔在所述有源器件周围形成所述法拉第笼。
10.根据权利要求1所述的集成电路组件，还包括：
接合的处理晶片，具有在所有所述导电互连层上方的衬底。
11.一种方法，包括：
提供具有绝缘层、半导体层和衬底层的半导体晶片，所述绝缘层具有第一表面和第二表面，所述绝缘层的所述第二表面在所述绝缘层的所述第一表面下方，所述衬底层接触所述绝缘层的所述第二表面，所述半导体层具有第一表面和第二表面，所述半导体层的所述第一表面接触所述绝缘层的所述第一表面；
在所述半导体层的区域中形成有源器件；
形成具有导电环的第一导电互连层；
在所述导电环和所述半导体层的所述区域上方形成具有第一导电板的第二导电互连层；
从所述绝缘层的所述第二表面去除所述衬底层；
在(i)所述导电环、(ii)所述绝缘层和(iii)所述半导体层的所述区域下方形成具有第二导电板的第三导电互连层；以及
形成将所述导电环电耦合到所述第一导电板和所述第二导电板的多个导电通孔；
其中所述导电环、所述第一导电板、所述第二导电板和所述多个导电通孔在所述有源器件周围形成法拉第笼。
12.根据权利要求11所述的方法，还包括：
在所述半导体层的所述区域上方的区域周围形成所述导电环围绕。
13.根据权利要求11所述的方法，还包括：
在所述法拉第笼外的所述半导体层的第二区域中形成第二有源器件；
在所述导电环中形成开口；以及
形成被布置穿过所述导电环中的所述开口的导电连接线；
其中所述导电连接线将所述第一有源器件电连接到所述第二有源器件。
14.根据权利要求11所述的方法，还包括：
在所述半导体层的所述区域上方的区域周围形成耦合到具有所述第一导电环的所述半导体层的所述第二表面的所述第一导电互连层；
在所述半导体层的所述区域下方的区域周围形成耦合到具有第二导电环的所述绝缘层的所述第二表面的第四导电互连层；
其中：
所述多个导电通孔通过所述第二导电环将所述第一导电环电耦合到所述第二导电板；
以及
所述第一导电环、所述第一导电板、所述第二导电板、所述第二导电环和所述多个导电通孔在所述有源器件周围形成所述法拉第笼。
15.根据权利要求14所述的方法，还包括：
在所述法拉第笼外的所述半导体层的第二区域中形成第二有源器件；
在所述第二导电环中形成开口；以及
形成被布置为穿过所述第二导电环中的所述开口的导电连接线；
其中所述导电连接线将所述第一有源器件电连接到所述第二有源器件。
16.根据权利要求14所述的方法，还包括：
在所述第一导电环与所述第一导电板之间形成具有第三导电环的第五导电互连层；
其中：
所述多个导电通孔通过所述第三导电环将所述第一导电环电耦合到所述第一导电板；
以及
所述第一导电环、所述第一导电板、所述第二导电板、所述第二导电环、所述第三导电环和所述多个导电通孔在所述有源器件周围形成所述法拉第笼。
17.根据权利要求16所述的方法，还包括：
在所述第二导电环与所述第二导电板之间形成具有第四导电环的第六导电互连层；
其中：
所述多个导电通孔通过所述第四导电环将所述第二导电环电耦合所述第二导电板；以及
所述第一导电环、所述第一导电板、所述第二导电板、所述第二导电环、所述第三导电环、所述第四导电环和所述多个导电通孔在所述有源器件周围形成所述法拉第笼。
18.根据权利要求11所述的方法，还包括：
形成具有一组孔的所述第一导电板和所述第二导电板，所述一组孔减小所述有源器件的对地电容。
19.根据权利要求11所述的方法，还包括：
在所述半导体层的所述区域周围形成第二多晶硅导电环；
其中：
所述多个导电通孔还将所述第一导电环电耦合到所述第二导电环；
其中所述第一导电环、所述第一导电板、所述第二导电板、所述第二导电环和所述多个导电通孔在所述有源器件周围形成所述法拉第笼。
20.根据权利要求11所述的方法，还包括：
将处理晶片接合到所述半导体晶片的顶面，其中所述处理晶片具有在接合之后在所有所述导电互连层上方的衬底。

说明书全文

具有法拉第笼的集成电路组件

[0001] 相关申请的交叉引用

[0002] 本申请是2014年5月7日提交的美国申请号14/272,261的部分继续申请，美国申请号14/272,261是2013年3月27日提交的美国专利申请号13/851,926、现在是美国专利号8,748,245的继续申请，所有这些的全部内容出于所有目的通过引用并入本文。本申请还涉及
2014年8月4日提交的美国申请号14/451,342中的公开内容，其全部内容出于所有目的通过引用并入本文。

背景技术

[0003] 在集成电路中，金属线路通常将各个电路元件连接在一起。这种金属互连的性质严重影响集成电路产品的性能和成本。例如，大多数集成电路工艺提供多级金属互连，以便允许电路布局的最大灵活性。这种布局灵活性允许设计人员最小化集成电路的尺寸，例如降低产品的成本。

[0004] 图1中示出了具有两级金属互连的典型的电路布局的示例。该布局包括两个金属氧化物半导体场效应晶体管(MOSFET)240。隔离边缘235和栅极指240g限定晶体管。晶体管240中的一个晶体管具有两个栅极指240g，一个晶体管具有三个栅极指。栅极形状240g和隔离边缘235确定晶体管的源极区域和漏极区域(分别为240s和240d)。两个晶体管240的漏极
240d通过接触件245、第一金属线250、金属间通孔270和第二金属线280电连接在一起。两个晶体管的源极区域240s通过接触件245和第一金属线250单独地连接。如果晶体管240中的一个晶体管是n沟道MOSFET，另一个晶体管是p沟道MOSFET，则图1的布局可以是例如互补金属氧化物半导体(CMOS)反相器。

[0005] 在大多数多级金属化方案中，为了将上级金属线连接到下级金属线或晶体管电极(源极、漏极和栅极)，必须使用所有的中间金属层和接触件或通孔。这可以在图1中看出，其中第二级金属线280通过第一金属层250和金属/扩散接触件245连接到晶体管漏极240d。因此，为了将源极指240连接在一起，例如，金属线250在晶体管区域外部行进以避免将晶体管源极240s和漏极240d短接在一起。这增加了布局的高度，从而增加了布局的面积。此外，该布局的宽度由所接触的第一金属线的最小节距、或所接触的源极/漏极区域的最小节距(取较大者)决定。如果所接触的第一金属线的最小节距是两个节距中的较大的节距，则这种布局的宽度可以通过替代的金属化方案来减小。注意，所接触的金属线的最小节距可以通过光刻或其他工艺考虑来确定，或者可以通过电迁移关注或其他考虑/关注来确定。

[0006] 金属互连层的电阻(每单位长度)和电容(每单位面积)通常对集成电路的性能有直接的影响。所使用的互连结构和材料转而影响互连线的电阻和电容。例如，给定的互连线与半导体衬底之间的电容、或两条互连线之间的电容随着它们之间的垂直距离的增加而减小。如果多个互连层可用，则可以通过将它们的节点放置在其之间具有更大垂直间隔的金属层上来降低临界电容。

[0007] 为了说明这些寄生电容的起源，图1的布局的截面如图2所示。例如栅极240g与漏极区域240d之间的寄生电容(栅极-漏极电容)以及源极240s与漏极240d区域之间的寄生电容(截止状态电容)部分地由互连结构确定。例如，第一金属线250与源极区域240s之间的交叠区域形成截止状态寄生电容290的分量。接触金属245与晶体管栅极240g之间的电容贡献于总的栅极-漏极寄生电容。因此，金属化方案和布局对电路寄生电容有影响，从而影响电路性能。

[0008] 这些寄生效应对于高频和高速电路是重要的。这种电路通常在绝缘体上半导体(SOI)技术上实现，SOI技术首先在20世纪90年代后期被商业化。SOI技术的定义特征是，其中形成有电路的半导体区域通过电绝缘层与体衬底隔离。该绝缘层通常是二氧化硅。SOI技术的有利方面直接起源于绝缘层将有源层与体衬底电隔离的能力。

[0009] SOI技术表示相对于传统的体衬底技术的改进，因为引入绝缘层隔离了SOI结构中的有源器件，这改善了它们的电特性。例如，半导体区域内的寄生电容(例如耗尽和扩散电容)在SOI器件(特别是那些具有足够薄的半导体层的SOI器件)中通常被减少，使得晶体管是“完全耗尽”的。短沟道效应(晶体管的阈值电压随其沟道长度的变化)在SOI器件中也被减少。由于这些原因，除了其他以外，SOI通常是用于高速、低功耗电路的技术选择。此外，SOI的绝缘层可以用于屏蔽有源器件免受有害辐射。这对于在地球大气层外部的有害电离辐射普遍存在的空间中使用的集成电路尤为重要。

[0010] 与体衬底技术相似，SOI技术也可以利用多层金属互连。如果这些金属层可以以利用SOI的独特结构的方式被形成，则可以导致成本和性能优势。这些性能优势对于通常在SOI技术上制造的电路类型(高速或高开关频率低损耗电路)可能是特别需要的。发明内容

[0011] 根据一些实施例，一种集成电路组件形成有绝缘层、半导体层、有源器件、第一、第二和第三导电互连层以及多个导电通孔。绝缘层具有第一表面和第二表面。第二表面位于第一个表面下方。衬底层已经从第二表面被去除。半导体层具有第一表面和第二表面。半导体层的第一表面接触绝缘层的第一表面。有源器件形成在半导体层的区域中。第一导电互连层形成导电环。第二导电互连层在导电环和半导体层的区域上方形成第一导电板。第三导电互连层在导电环和半导体层的区域下方形成第二导电板。多个导电通孔将导电环电耦合到第一导电板和第二导电板。导电环、第一导电板、第二导电板和多个导电通孔在有源器件周围形成法拉第笼。

[0012] 在一些实施例中，导电环在其中形成有有源器件的半导体层的区域上方。在其他实施例中，导电环在半导体层的该区域下方。在一些实施例中，在该区域的上方或下方形成有一个或多个附加导电环。每个导电环可以具有开口，导电连接线可以穿过该开口将在法拉第笼内部的有源器件电连接到在法拉第笼外部的一个或多个其他有源器件。另外，在一些实施例中，第一和第二导电板穿孔有孔，这些孔减小在法拉第笼内部的有源器件的对地电容。此外，在一些实施例中，具有衬底的处理晶片可以接合在导电互连层上方，使得所有导电互连层在整个结构的一侧上。附图说明

[0013] 图1示出了具有两个金属层的典型的集成电路布局。

[0014] 图2示出了图1所示的电路布局的截面。

[0015] 图3示出了根据本发明的具体实施例的在SOI绝缘体的背面上制造具有金属互连的集成电路的方法的工艺流程图。

[0016] 图4A至图4G示出了根据一些实施例的在SOI电路的背面上形成互连的各阶段的截面图。

[0017] 图5示出了另一实施例的截面图，其中形成有多种类型的背接触件。

[0018] 图6示出了根据本发明的具体实施例的使用背面互连的SOI集成电路的布局。

[0019] 图7A至图7B示出了根据本发明的具体实施例的使用背面互连的SOI集成电路的替代布局和截面。

[0020] 图8示出了使用本发明的实施例形成的晶体管的截面图，其示出了寄生电容的差异。

[0021] 图9A至图9C示出了根据一些实施例的形成背面扩散和互连的各阶段的截面图。

[0022] 图10A至图10C示出了根据一些实施例的形成背面接触件和互连的各阶段的截面图。

[0023] 图11是根据实施例的具有法拉第笼的集成电路组件的一部分的简化截面。

[0024] 图12是根据替代实施例的具有法拉第笼的另一集成电路组件的一部分的简化截面。

[0025] 图13是根据实施例的图11或图12所示的集成电路组件的一部分的简化布局图。

[0026] 图14是根据实施例的图11所示的集成电路组件的另一部分的简化布局图。

具体实施方式

[0027] 高速、高性能的集成电路通常使用绝缘体上硅(SOI)技术来制造。SOI技术自身也适用于层转移技术，其中SOI的有源层使用接合和回蚀刻方法被转移到不同的衬底。该方法可以具有较低的电容和更高的速度、更容易的热管理以及更容易进入SOI晶体管的体区域的优点。这样的处理的示例在本申请的受让人拥有并于2012年4月28日提交的题为“Silicon-on-insulator with back side connection”的美国专利号8,357,935中描述，其全部内容通过引用并入本文。例如，层转移技术也可以用于在完全绝缘或透明的衬底上形成电路，这在光电应用中可能是有利的。

[0028] 如果需要，转移集成电路的有源层也可以暴露绝缘体层的表面(与有源器件相对)以进一步处理。特别地，在去除衬底之后，可以在该绝缘体层表面上形成完整的互连层。如此放置的互连层可以通过在SOI的绝缘层中蚀刻的孔与晶体管源极和漏极区域接触。这种布置提供了增加的布局灵活性。此外，当与传统的正面互连层相比时，该背面互连层提供较低的寄生电容。最后，这种互连层有助于散发由SOI集成电路产生的热量。在SOI电路上的散热问题以及一些提出的解决方案在本申请的受让人拥有并于2010年7月14日提交的题为“Semiconductor-on-insulator with back-side heat dissipation”的美国专利公开号2011/0012199中描述，其全部内容通过引用并入本文。

[0029] 在一个实施例中，全背面SOI互连层将多个有源或无功器件连接在一起，针对提供高性能SOI集成电路提供较低成本的替代方案。各种实施例包括：通过形成通过背面接触件的重掺杂区域或者蚀刻通过有源层以接触有源层前表面上的重掺杂或硅化区域来减小对有源层背面的接触电阻。如果转移的结构能承受更高的温度，则可以实现更大的工艺灵活性。

[0030] 图3示出了本公开的方法的一些实施例，其中金属互连层形成在SOI集成电路的背面上。在图3的流程图100中，在步骤110中提供绝缘体上半导体结构。该结构包括布置在半导体层与衬底层之间的绝缘体层。绝缘体层可以是例如二氧化硅，其可以是15-1000nm厚。在步骤120中，在半导体层中形成有源或无功电路元件。这样的元件可以包括例如n沟道和p沟道MOS(NMOS和PMOS)晶体管。可以在某些区域中去除半导体层，例如在位于有源器件之间的隔离区域中，并且用电介质代替。这些元件可以使用例如标准CMOS工艺或双极-CMOS(BiCMOS)工艺或除了MOS晶体管之外形成大功率器件或光电子器件的工艺来形成。该工艺可以包括在半导体层的区域上形成金属-半导体化合物；例如，在MOSFET的源极和漏极区域上。这种化合物会降低这些区域的方块电阻。如果半导体层包括硅，则金属半导体化合物可以包括例如硅化钛、硅化钴或硅化镍。在步骤130中，可选地在半导体层上方形成金属互连层。该层可以电连接到形成在半导体层中的电路元件。该层可以使用减法或镶嵌工艺来形成，或者可以使用添加工艺来形成。该层可以包括例如难熔金属，例如钨。

[0031] 在图3的步骤140中，将处理层耦合到SOI结构的半导体层。处理层可以是任何刚性或半刚性支撑件，例如硅晶片。可以使用导致永久性接合的任何合适的耦合或接合方法；例如直接或熔融接合、永久粘合接合、金属相互扩散或共晶接合。如果使用正面互连层(步骤130)，则由于将产生平坦的表面，出于接合目的来使用镶嵌工艺形成该层可能是有利的。可以在SOI结构或处理层上或两者上沉积接合层，例如二氧化硅。可以使用例如化学气相沉积(CVD)来沉积该层。在步骤150中，去除SOI的衬底层。这可以通过例如独立地或组合地使用机械和化学手段来完成。

[0032] 仍然参考图3，在步骤160中，在绝缘体层的暴露表面中蚀刻孔。该孔从一个表面到相对的表面延伸穿过绝缘体层。这可以例如通过以下方法来实现：使用光刻在光致抗蚀剂中形成孔图案，以及在RIE或等离子体蚀刻室中蚀刻绝缘体层，或者使用氢氟酸(HF)。在形成孔之后，半导体层表面被暴露在孔内。在蚀刻步骤160期间，可以形成另一孔，其延伸到晶体管栅极层或在步骤130中形成的(可选的)互连层。这样的孔可以例如被形成为穿过在有源或无功器件之间的电介质隔离区域。所有这些不同类型的孔(延伸到半导体层、栅极层或互连层的孔)被蚀刻通过相同的材料(例如，二氧化硅)。因此，它们都可以在相同的步骤160中被蚀刻。在步骤170中，延伸到半导体层的孔可以可选地延伸到半导体层中。蚀刻可以停止在金属半导体化合物层(如果存在)处。该蚀刻工艺可以在干法蚀刻室中使用与金属半导体化合物相比将更快地蚀刻半导体的化学物质来进行。例如，对于具有形成在前表面上的硅化镍的硅层，SF6+O2蚀刻将蚀刻硅，但不会蚀刻硅化镍。

[0033] 在图3的步骤180中，在绝缘体的背面和在步骤160中形成的孔的内部形成金属互连层。该金属互连层可以包括例如钨插塞、铝、铜或其组合。它可以通过标准图案化技术来形成；例如，沉积金属，利用光致抗蚀剂进行图案化，以及蚀刻金属。所得到的图案将形成在半导体层中的两个或更多个器件彼此连接。如果在步骤160中形成有延伸到栅极层或正面金属互连层(如果执行步骤130))的孔，则电连接可以形成在步骤180中形成的背面金属与栅极或正面金属层之间。

[0034] 图4A至图4G示出了根据图3的方法制造的示例性背面SOI结构。在图4A中，提供了具有衬底层210、绝缘层220和半导体层230的SOI结构200。绝缘层220具有第一表面223(与半导体层230接触)和与衬底210接触的第二表面226。半导体层230具有第一表面233(与绝缘层220的第一表面223接触)和第二表面236。绝缘层可以由例如二氧化硅组成，并且其厚度可以在例如10至1000nm之间，例如，在15至70nm之间，或者在150至350nm之间，或者在500至750nm之间。半导体层可以由例如硅、或诸如GaAs等III-V半导体、或诸如SiGe等应变半导体合金构成。

[0035] 在图4B中，在半导体层中形成有电路元件，例如晶体管240。这些晶体管240包括源极240s和漏极240d区域以及栅极层240g，并且被隔离区域232隔开。这些元件可以如上面针对图3中的步骤120所述地形成；也就是说，使用例如标准CMOS工艺或双极CMOS(BiCMOS)工艺。除了或替代CMOS晶体管240，可以形成其他电路元件，例如高功率器件、光电子器件、或者其他无源或有源元件。

[0036] 图4B中的源极240s和漏极240d区域包括重掺杂的半导体层的区域，例如，与在栅极240g下面的晶体管沟道区域相比。高掺杂水平是重要的，例如，以允许与这些区域的良好的电接触。如果半导体层足够薄，例如小于100nm，或小于70nm，或小于50nm，则源极和漏极重掺杂区域可以延伸穿过半导体层的整个厚度，如图4B所示。还应当注意，晶体管240的源极240s和漏极240d区域可以升高到半导体层230的表面236上方。这种结构通常用于建立在非常薄(例如，小于20nm，或小于10nm，或在5至7nm之间)的半导体层上的完全耗尽的SOI工艺。

[0037] 图4C示出了可选地耦合到半导体层230的第二表面236并且在其中制造的电路元件(晶体管240)上方的正面金属互连层250。如果存在，该互连层250可以例如连接到晶体管240的源极区域240s。可以使用减法或镶嵌工艺来形成可选的互连层250。互连层250可以包括高温能力互连，例如，难熔金属，例如钨。可替代地，互连层250可以包括传统的低电阻率材料，例如铜或铝，或者它可以包括高温能力互连和低电阻率材料的组合，例如具有铝或铜金属的钨插塞。层间电介质层258将可选的正面金属互连层250与形成在半导体层230中的器件240隔开。在图4D中，处理层260耦合到半导体层230的表面236，层间电介质层258和正面互连层250(如果存在)介于处理层260与半导体层230之间。如图4D所示，处理层260接合在互连层250(如果存在)上方。如图3的步骤140中所述，处理层可以是任何刚性或半刚性支撑件，例如硅晶片，并且可以使用导致永久接合的任何合适的耦合或接合方法；例如直接或熔融接合、或者永久粘合接合。接合层(未示出)(例如沉积的二氧化硅)可以形成在接合的表面中的一个或两个上。

[0038] 在图4E中，通过独立地或组合地使用例如机械和化学手段来去除了SOI结构的衬底210。该步骤暴露绝缘体层220的表面226。在图4F中，孔270已经被蚀刻穿过绝缘体层220，暴露出半导体层230的表面233的区域。这些孔可以通过如以上针对图3中的步骤160所述的任何标准图案化技术来形成。例如，抗蚀剂层的光刻图案化，然后是对绝缘体层220的干法蚀刻。这些孔可以暴露例如晶体管240的漏极区域240d。孔也可以暴露例如CMOS晶体管的源极或体区域、或者垂直双极晶体管的集电极区域、或者横向双极晶体管的集电极、基极或发射极区域。

[0039] 转到图4G，背面金属互连层280形成在绝缘体层220的表面226上以及孔270内。如图3的步骤170所述，该金属互连层可以包括例如铝、铜、钨或其组合。它可以通过标准图案化技术来形成；例如，添加工艺或减法工艺。背面金属层280可以将两个或更多个晶体管240彼此连接。例如，如图4G所示，背面金属层280可以将晶体管240的一些漏极240d连接在一起。

[0040] 图5示出了可以使用根据图3的方法的工艺形成的替代结构。在图5中，除了孔270之外，还形成有其他孔272和274。孔272和274都形成在晶体管240之间的隔离区域上方。孔272延伸到在隔离区域上方延伸的栅极区域248，并且孔274延伸到可选的正面金属互连层
250。孔272和274可以与孔270同时形成；也就是说，在相同的掩蔽步骤中。可替代地，可以对于不同类型的接触孔使用单独的掩蔽步骤，例如，如果期望孔270内部的半导体层的过蚀刻被最小化。在这种结构中，背面互连电连接到可选的正面互连或晶体管栅极层或两者。这可以允许更大的布局灵活性，从而节省成本。

[0041] 图6示出了利用本发明的面积节约特征的示例布局。如同在图2中，栅极指240g和隔离边缘235限定晶体管240。晶体管240还包括漏极区域240d和源极区域240s。正面金属互连层250通过接触件245将源极区域240连接在一起。注意，互连层250与漏极区域240d之间没有连接；因此，连接源极区域240s的金属层250可以被绘制为与漏极区域240d交叠，而不会到晶体管区域外部。漏极区域240d通过背面孔(或通孔)270连接到背面互连层280。以这种方式，与图2所示的现有技术相比，该集成电路的面积可以减小。

[0042] 图7A示出了用于减小寄生电容的示例布局。再次，栅极指240g和隔离边缘235限定晶体管240的源极240s和漏极240d区域。正面金属250再次通过接触件245连接到源极区域240s。背面金属280通过背面通孔270连接到漏极区域240d。为了减小栅极至源极(截止状态)电容，源极金属250未被绘制为与漏极区域240d交叠，并且背面漏极金属280未被绘制为与源极区域240s交叠。因此，对寄生截止状态电容的互连贡献被限制为背面金属280和正面金属250层的交叠区域。然而，与图2的情况相比，该电容大大降低，因为两层更垂直地分离。
图7B示出了图7A所示的布局的截面图。该图清楚地示出了如何将正面源极金属250和背面漏极金属280尽可能远地彼此分离。

[0043] 使用本实施例，其中背面金属280连接到漏极区域240d，栅极-漏极电容也减小。图8示出了使用本发明的实施例制造的两个晶体管240x和240y的截面。晶体管240x的漏极
240d从正面被接触，并且晶体管240y的漏极240d从背面被接触。晶体管240x的栅极-漏极电容包括在正面接触件245与栅极240g之间的电容295作为组成。然而，对于背面接触晶体管
240y，没有这样的电容增加到总的栅极-漏极电容。因此，对于具有背面接触的漏极的晶体管，总的栅极-漏极电容减小。

[0044] 还应当注意，在晶体管布局(图6和图7)中，与使用标准工艺(例如图2)的布局相比，晶体管240可以在垂直于栅极指240g的方向上更紧凑。如果最小正面接触金属节距大于最小接触晶体管源极/漏极节距，则正是这种情况，这将使得图2的布局的金属节距受到限制。如图6和图7所示，与晶体管240的源极和漏极接触所需的正面金属节距的数减少约二分之一。

[0045] 图9A至图9C示出了SOI背面金属互连的替代实施例。图9A示出了SOI集成电路，其中晶体管240和正面互连层250接合到处理层260。重掺杂源极区域240s和漏极区域240d不延伸到半导体层230的后表面233。孔270已经在绝缘体层220中被蚀刻以暴露半导体层230的表面233。在图9B中，掺杂剂已经被引入到孔270内部以形成与漏极区域240d具有相同的掺杂剂类型的掺杂区域241。区域241有效地将漏极区域240d延伸到半导体层230的后表面233，并且允许漏极区域240d通过背面孔270被接触。掺杂区域241可以通过例如通过孔270注入掺杂剂离子来形成，如本申请的受让人拥有并于2011年10月11日提交的题为“Vertical Semiconductor Device with Thinned Substrate”的美国专利公开号2012/
0088339A1中描述的，其全部内容通过引用并入本文。可替代地，可以通过在高温(例如，大于800℃)下将结构暴露于含掺杂物种的环境(例如，POCI3)来形成掺杂区域241。如果使用离子注入，则之后可以进行退火处理以激活掺杂剂，例如在800至1000℃的温度下快速热退火1至60秒。注意，如果在该步骤中使用高温处理，则如果使用该层则对于正面金属互连层
250使用高温金属将是有利的。例如，将难熔金属(例如钨)用于正面金属互连250将是有利的。

[0046] 在图9C中，背面金属互连层280形成在绝缘体层220的表面226上以及孔270内部，以与连接到漏极区域240d的掺杂区域241接触。该金属互连层可以包括例如钨、铝、铜或其组合。该互连层可以如图9C所示通过背面通孔270和掺杂区域241将晶体管240的漏极240d连接在一起。

[0047] 图9A至图9B中描述的处理提供了当这些区域不延伸到半导体层的背面时形成接触漏极或源极区域的背面互连的手段。例如，如果半导体层的厚度大于200nm，或大于100nm，或大于70nm，则可以正是这种情况。

[0048] 图10A至图10C示出了SOI背面金属互连的另一替代实施例。图10A示出了SOI集成电路，其中晶体管240和正面互连层250接合到处理层260。重掺杂源极区域240s和漏极区域240d不延伸到半导体层230的后表面233。此外，金属半导体化合物242的区域已经形成在晶体管240的漏极区域240d、源极区域240s和栅极区域240g的表面上。这些金属-半导体化合物通常用于降低这些区域的方块电阻和接触电阻。如果半导体层包括硅，则金属-半导体化合物可以包括例如硅化钛、硅化钴或硅化镍。这些区域通常被称为“自对准硅化物”或“SAlicide”区域。

[0049] 仍然参考图10A，已经在绝缘体层220中蚀刻孔270以暴露半导体层230的表面233。在图10B中，孔270已经延伸到半导体层230中以接触金属-半导体化合物区域242的背面。该蚀刻工艺可以在干法蚀刻室中使用与金属-半导体化合物相比将更快地蚀刻半导体的化学物质来进行。例如，对于具有形成在前表面上的硅化镍的硅层，SF6+O2蚀刻将蚀刻硅，但不会蚀刻硅化镍。在图10C中，背面金属互连层280形成在绝缘体层220的表面226上以及在孔270内部，以接触电连接到源极区域240s的金属-半导体化合物区域242。该金属互连层可以包括例如钨、铝、铜或其组合。

[0050] 图10C的结构提供了几个优点。例如，转移的半导体层230不需要暴露于高温步骤(例如，以激活掺杂剂)，使得低电阻率、低温金属(例如铝或铜)可以用于正面金属互连层(如果存在)。此外，填充有与金属-半导体化合物区域242接触的互连金属280的孔270一起提供用于有效地传递来自有源器件240的热的良好的热路径。最后，金属填充的孔270与金属-半导体化合物242之间的接触电阻可以有利地低于金属填充的孔270与硅表面233之间的金属-半导体接触电阻(图4G和图9C)。

[0051] 在图10C中，示出了连接晶体管源极240s而不是晶体管漏极240d的背面互连层280。在如图所示的结构中，填充孔270的金属与晶体管240的体区域240b之间可能存在一些导电。因此，在图10C中，晶体管240的源极和体区域可以有效地短接在一起。对于很多电路，特别是数字电路，这是期望的。因此，对于这些类型的电路，这种结构可以提供布局优点，因为不需要单独的体接触件。

[0052] 图10A至图10C中描述的处理也可以与扩散区域到达半导体层230的背面(图4A至图4G)的处理结合使用。这例如在期望较低的漏极接触电阻的情况下可能是有利的。这种结构也不太易受到填充孔270的金属与晶体管240的体区域之间的非预期传导的影响，因此例如可以实现不一定期望源极-体连接的模拟或其他电路。

[0053] 根据实施例，上述处理和结构中的一些可以用于形成具有法拉第笼的示例集成电路(IC)组件1100，如图11所示。法拉第笼通常集成到包括各种电子元件和有源器件结构的IC芯片中。法拉第笼围绕并且电磁隔离需要与由整个IC芯片中或与其相邻的其他部件产生的电磁(E/M)噪声或干扰屏蔽的一个或多个有源器件结构。

[0054] 在一些实施例中，法拉第笼的结构和制造技术使得其中的部件能够主要包括将要利用最小的附加材料或由此被封装的结构被屏蔽的有源器件结构。因此，法拉第笼的尺寸或体积通常被最小化，从而也使所包含的有源器件结构到外部E/M影响的暴露最小化。

[0055] 另外，在一些实施例中，法拉第笼的结构和制造技术使得所有导电互连层(例如金属化、导电多晶硅等)能够在晶片或衬底的一侧。利用这种设计，在整个处理结束附近可以去除晶片或衬底的不具有导电互连层的一侧或使其变薄，以使整个晶片具有期望的厚度。此外，由于晶片或衬底的一侧不具有导电互连层，因此裸片的处理更简单或更容易，因为在晶片和裸片处理期间不需要担心刮擦任何背面金属。此外，在裸片上没有背面金属的情况下，如果裸片放置在具有金属引线框架的封装件上，则不必担心将任何背面金属短接到相同的电位。因此，电路设计具有用于各种不同的封装解决方案的灵活性。

[0056] 集成电路组件1100在一些方面被示出为简化和理想化，以便于说明和描述，并且其部件未按比例绘制，也不旨在表示任何特定类型的电子电路。这些部件仅用于说明和解释的目的。在示出的实施例中，集成电路组件1100通常包括半导体层1101、绝缘层1102、导电互连层1103至1107、层间电介质层1108至1111和处理晶片/层1112、以及为了简单起见而未示出的其他适当的部件。可以类似于上述晶体管或有源器件的各种有源器件1113和1114形成在半导体层1101的各个区域中和各个区域上并且延伸到第一层间电介质层1108中。导电互连层1103至1107通常包括由层间电介质层1108至1111隔开的导电连接线1115和1116。导电通孔1117和1118通过层间电介质层1108至1111和绝缘层1102将导电连接线1115和
1116与有源器件1113和1114电连接。导电连接线1115和1116以及导电通孔1117和1118电连接有源器件1113和1114以形成集成电路组件1100的电子电路。

[0057] 除了导电连接线1115和1116之外，导电互连层1103至1107中还形成有导电连接线1119和1120。导电连接线1119和1120由通过层间电介质层1108、1109和1111以及绝缘层
1102形成的导电通孔1121被电连接。导电连接线1119被示出为在有源器件1114的左侧和右侧，因为这些连接线通常在有源器件1114的区域上方和下方在导电互连层1103和1106的上部和下部(即，子绝缘体)区域周围形成导电环。然而，导电连接线1119的环的部分在图11中未示出，因为它们在其截面的平面的外部。导电连接线1120通常在有源器件1114和导电连接线1119的环上方和下方形成导电板。导电连接线1119的环、导电连接线1120的板、和导电通孔1121通常在有源器件1114周围形成法拉第笼。在一些实施例中，法拉第笼被接地以便于E/M屏蔽。

[0058] 在一些实施例中，多晶硅导电环1122可以与有源器件1113和1114一起形成在半导体层1101中。因此，多晶硅导电环1122通常围绕半导体层1101中形成有源器件1114的区域。此外，导电通孔1121还将导电连接线1119的环电耦合到多晶硅导电环1122。在这些实施例中，多晶硅导电环1122因此也形成法拉第笼的部分。

[0059] 在一些实施例中，导电连接线1119的一个或多个附加环可以形成在导电连接线1120的板之间，如图12所示。例如，附加导电互连层1123和附加层间电介质层1124已经被添加在有源器件1114的区域上方在导电互连层1103与层间电介质层1109之间。类似地，附加导电互连层1125和附加层间电介质层1126已经被添加在有源器件1114的区域下方在导电互连层1106与层间电介质层1111之间。因此，导电连接线1119的附加环可以形成在附加导电互连层1123和1125中。此外，导电通孔1121通过这些附加环形成电连接。因此，在这些实施例中，导电连接线1119的附加环和附加导电通孔1121也形成法拉第笼的部分。

[0060] 在图11和图12所示的实施例中，使用导电连接线1119的两个或四个环。然而，可以使用导电连接线1119的任何适当的更小或更大数目的环。在一些实施例中，例如，法拉第笼包括导电连接线1119的环中的至少一个环，而其他环(包括图11中的多晶硅导电环1122)是可选的。

[0061] 在任何特定实施例中存在的导电连接线1119的环的数目可以取决于对于在法拉第笼内部的有源器件1114与在法拉第笼外部的有源器件1113之间的导电互连线的需要。这样的导电互连线通常类似于上述的顶面/正面互连层和/或底面/背面互连层(例如，正面互连层250和背面互连层280)来形成。可替代地，也可以将多晶硅或其他较少导电层用于信号传播进入和离开法拉第笼。这种变化可以减少从在法拉第笼外部的信号线传播到法拉第笼中的噪声。此外，滤波器(例如，RC滤波器或有源滤波器)可以用于对特定频率范围处的噪声滤波。

[0062] 为了允许这种互连，导电连接线1119的环包括间隙、孔或开口(图11和图12的截面的平面外部)，其他导电互连线(也在截面的平面外部)可以被布置为穿过这些间隙、孔或开口。例如，集成电路组件1100的部分的图13中的简化布局视图示出了根据一些实施例的具有开口1127的导电连接线1119的一个环，导电互连线1128被布置为穿过该开口1127。导电互连线1128通常将导电连接线1116和在法拉第笼内部的有源器件1114连接到导电连接线1115和在法拉第笼外部的有源器件1113。

[0063] 导电连接线1119的每个环通常具有一个或多个导电互连线(例如1128)和一个或多个开口(例如1127)。导电互连线(例如，1128)和开口(例如，1127)的数目通常取决于对于在法拉第笼内部的有源器件1114和在法拉第笼外部的有源器件1113之间的电连接的需要、以及用于布线这些电连接的任何物理限制。在一些实施例中，用于布线这些电连接的物理限制可能导致导电连接线1119的一些环中不具有开口。相反，这些环的水平处的导电连接线1116可以简单地用于将电连接布线到不同的导电互连层(例如，1103、1106、1123或1125)。

[0064] 图13还示出了以适当的间隔布置在导电连接线1119的环周围的导电通孔1121。导电通孔1121的间隔和开口(例如，1127)的尺寸通常受到法拉第笼可以期望防止的电信号的E/M辐射的波长的限制。例如，对于约10GHz或更小的信号频率，波长在厘米至毫米的量级。因此，小于1微米的通孔的典型间隔足够小，以便屏蔽由于这种信号导致的E/M辐射。

[0065] 图14示出了在一些实施例中，导电连接线1120的板可以穿孔有孔1129以减小在法拉第笼内部的电路的对地电容。孔1129的尺寸可能受到法拉第笼期望防止的电信号的E/M辐射的波长的限制。因此，导电连接线1120的板可以包括孔或孔隙的各种图案。例如，导电连接线1120的板不必是固体层，并且可以包括不规则或规则位置处的孔。这些图案可以有利地降低导电连接线1120的板的寄生电容，同时在屏蔽法拉第笼内部的电路免受电磁能量的能力方面保持导电连接线1120的板的功效。例如，导电连接线1120的板可以包括具有均匀间隔的圆形或四边形形状的孔的网。四边形孔可以通过使被布局成网格的金属化的条交叉来形成。此外，导电连接线1120的板可以包括用于电导管穿过导电连接线1120的板的间隙，例如可以从法拉第笼内部的导电连接线1116延伸通过导电连接线1120的板至法拉第笼上方或下方的导电连接线1115的导电通孔。为了平衡导电连接线1120的板的功效与允许导电通孔连接法拉第笼内部和外部的电路元件，用于导电通孔的间隙可以被设计成适合导电连接线1120的板的预定图案。例如，导电通孔可以被形成为穿过已经用于限制导电连接线1120的板的寄生电容的导电连接线1120的板的孔。作为另一示例，导电通孔可以在从法拉第笼内部的有源器件1114的紧邻附近被去除的图案中形成。在法拉第笼内部的有源器件
1114可以位于法拉第笼的中心部分中，而导电通孔在导电连接线1120的板的周边上对齐。

[0066] 图14示出了具有均匀间隔的方孔1129的图案的导电连接线1120的一个板。图案的规则性不是必需的，并且仅被包括用于说明性目的。方孔1129的尺寸由正方形的对角线设置。通过控制孔1129的尺寸和图案，可以保持导电连接线1120的板的功效，同时降低导电连接线1120的板的寄生电容。

[0067] 导电连接线1120的板与孔1129的尺寸相关的功效由被屏蔽的电磁干扰的频率设置。例如，在GHz范围内的典型RF频率下，尺寸为微米量级的孔可以减少寄生电容，同时仍能有效地屏蔽在法拉第笼内部的有源器件1114免受电磁能量。在传播通过半导体器件的电磁干扰的上下文中，波长可以根据以下等式来表示：

[0068]

[0069] 在该等式中，λ是波长，c是光速，n是传播信号的材料的折射率，以及f是频率。例如，二氧化硅的相对折射率为约3.9。因此，二氧化硅中1GHz波的波长约为7.5厘米。由孔径提供的衰减根据以下等式来计算：

[0070]

[0071] 在该等式中，A是衰减，λ是波长，并且孔径尺寸是s。根据该等式，作为正在衰减的信号的波长的1/10的开口的衰减为14分贝。作为正在衰减的信号的波长的1/1000的开口提供54分贝的衰减。因此，与7.5cm波长相比，7.5μm的开口例如给出54分贝的衰减。因此，可以使用所需的衰减来确定孔1129允许的最大尺寸。通常，波长和孔1129的尺寸之间的10％的比率将为大多数RF应用提供合适的品质因数。然而，确切的比例取决于对半导体器件所属的整个RF系统的要求。

[0072] 在一些实施例中，集成电路组件1100的部分可以通过上面关于图3和图4描述的工艺来形成。例如，集成电路组件1100的形成可以开始于具有半导体层1101、绝缘层1102和衬底层(例如，图4A中的210)的SOI结构。绝缘层1102具有与半导体层1101接触的第一表面和在第一表面下方与衬底(例如210)接触的第二表面。半导体层1101具有与绝缘层1102接触的第一表面和在第一表面上方的第二表面236。绝缘层1102可以由例如二氧化硅组成，并且其厚度可以是例如在10至1000nm之间，例如在15至70nm之间，或在150至350nm之间，或者在500至750nm之间。半导体层1101可以由例如硅、或诸如GaAs等III-V半导体、或诸如SiGe等应变半导体合金构成。

[0073] 电路元件(例如有源器件1113和1114)形成在半导体层1101中。有源器件1113和1114包括源极区域(例如，图4B中的240s)、漏极区域(例如，240d)和栅极层(例如，240g)，并且被隔离区域(例如，232)隔开。可以如以上针对图3中的步骤120描述地形成这些元件；也就是说，使用例如标准CMOS工艺或双极CMOS(BiCMOS)工艺。除了或代替CMOS晶体管(例如，
240)，可以形成其他电路元件，例如高功率器件、光电子器件、或者其他无源或有源元件。在一些实施例中，多晶硅导电环1122也可以与有源器件1113和1114的源极和漏极区域一起形成。

[0074] 层间电介质层1108然后形成在有源器件1113和1114上方。导电通孔1117、1118和1121也被形成为穿过层间电介质层1108。形成法拉第笼的部分的导电通孔1121可以被形成直到多晶硅导电环1122(如果存在)或直到半导体层1101或绝缘层1102中的任何适当的深度。

[0075] 第一正面或顶面导电互连层1103可以形成(例如，类似于上面的互连层250的形成)为可选地耦合到半导体层1101的第二表面(例如，通过层间电介质层1108间接耦合)，并且形成在其中制造有电路元件(例如，有源器件1113和1114)上方。因此，导电连接线1115和1116、以及导电互连层1103的导电连接线1119的环通过适当的图案化被形成，包括环中的开口1127和被布置为穿过开口1127的导电互连线1128。因此，导电连接线1119的环围绕在包含有源器件1114的半导体层1101的区域上方的导电互连层1103的区域。层间电介质层
1108将导电互连层1103与形成在半导体层1101中的有源器件1113和1114隔开。

[0076] 根据需要针对多个导电互连层(例如，1104、1105、1123等)重复用于形成层间电介质层、导电通孔和导电互连层的处理。因此，形成导电连接线1119的所有必要的正面或顶面环、以及导电连接线1120的正面或顶面板。(例如，绝缘、钝化或接合材料的)层1130可以可选地被放置在最上面的导电互连层上方。

[0077] 处理晶片/层1112(例如，类似于上述处理层260)耦合或接合到半导体层1101的顶部或第二表面，其中各种层间电介质层(例如，1108至1110、1124等)、正面或顶面导电互连层(例如，1103至1105、1123等)和层1130介于其之间。处理晶片/层1112可以包括衬底1131和接合层1132。如果需要，接合层1132可以用于接合到包含半导体层1101的晶片的顶面或第二表面。处理晶片/层1112因此被放置在集成电路组件1100的所有导电互连层上方。

[0078] 处理晶片/层1112通常能够为集成电路组件1100提供足够的强度，使得不需要衬底(例如，210)。因此，如上所述，组件被反转并且SOI结构的衬底(例如210)被去除。该步骤暴露绝缘层1102的底面、背面或第二表面。

[0079] 然后，如上所述，穿过绝缘层1102蚀刻用于第一底面或背面导电通孔1117、1118和1121的孔。用于法拉第笼的导电通孔1121的孔可以被蚀刻到多晶硅导电环1122，到导电连接线1119的第一正面或顶面环，或到第一正面或顶面导电通孔1121。

[0080] 第一底面或背面导电互连层1106形成在绝缘层1102的第二表面上以及在用于第一底面或背面导电通孔1117、1118和1121的孔内。根据需要对于多个导电互连层(例如，1106、1107、1125等)重复用于形成层间电介质层、导电通孔和导电互连层的处理。因此形成导电连接线1119的所有必需的底面或背面环以及导电连接线1120的底面或背面板(具有或不具有电容减小孔1129)。(例如，绝缘或钝化材料的)层1133可以可选地被放置在最底部的导电互连层上方。

[0081] 由于在形成正面或顶面导电互连层(例如，1103至1105、1123等)之后添加了处理晶片/层1112，并且由于原始SOI结构的衬底(例如，210)被去除，所有导电互连层(例如，金属化或导电多晶硅)位于整个晶片或集成电路组件1100的一侧。因此，不需要在处理晶片/层1112的暴露侧上的金属化。换句话说，所有金属或导电连接线都在晶片的一侧。该特征是有利的，因为通过使处理晶片/层1112的衬底1131变薄，可以在处理结束时将最终晶片减薄到任何期望的厚度。而且，裸片处理更简单，因为如果金属存在于裸片的背面，则必须注意不要在晶片和裸片处理期间刮擦背面金属。另外，如果将分割的裸片放置在具有金属引线框架的封装件上，则所有背面金属将被短接到相同的电位，从而降低电路设计的灵活性。

[0082] 另外，在集成电路组件1100中，由于原始SOI结构的衬底(例如，210)被去除，被包含在法拉第笼内部的材料基本上或主要由有源结构组成，具有最小的其他或附加材料。很少(如果有的话)的半导体衬底材料被包含在法拉第笼内部。提供所得到的芯片的结构完整性的机械衬底1131在法拉第笼外部。另外，在一些实施例中，绝缘层1102可以可选地变薄。以这种方式，法拉第笼的体积或尺寸被最小化，从而也使所包含的结构到外部E/M影响的暴露最小化。

[0083] 另外，在集成电路组件1100中，没有金属化部通过半导体衬底。因此，通孔和互连的形成相对简单。

[0084] 此外，在集成电路组件1100中，不需要TSV(即，通过硅/半导体通孔)。TSV结构通常具有大的设计规则，因为它们延伸穿过机械衬底很多微米。然而，在没有TSV的情况下，较小体积的材料可以被包含在单独的法拉第笼中。

[0085] 另外，在集成电路组件1100中，不需要封装件的部分来形成法拉第笼的任何部分。相反，法拉第笼完全集成到芯片或裸片中，因此可以使用任何适当的封装件设计。

[0086] 本文中描述的背面互连处理可应用于很多不同类型的SOI制造工艺，例如，完全耗尽或部分耗尽的SOI工艺。此外，可以通过例如重复本文中描述的适用的步骤，在转移层的正面或背面上使用多层金属互连。

[0087] 尽管已经关于本发明的具体实施例详细描述了说明书，但是应当理解，本领域技术人员在理解了前述内容的情况下可以容易地设想到对这些实施例的改变、变化和等同方案。在不脱离本发明的精神和范围的情况下，本领域普通技术人员可以实践本发明的这些和其他修改和变化。此外，本领域普通技术人员将理解，前述说明仅作为示例，并不意图限制本发明。因此，意图在于本主题涵盖这些修改和变化。

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