半导体装置及其制造方法
阅读：142发布：2023-02-20
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1.一种半导体装置，具有金属绝缘体半导体晶体管，其中，
所述金属绝缘体半导体晶体管具备：
第一栅绝缘膜，形成在半导体衬底上；
第一栅电极，形成在所述第一栅绝缘膜上；
第一侧壁，由绝缘膜构成，所述绝缘膜从所述第一栅电极的侧面上延伸于所述半导体衬底的上面上而形成，且具有L字型的剖面形状；
第一源·漏区域，形成在所述半导体衬底中位于所述第一栅电极及所述第一侧壁的外侧区域下方的区域；
绝缘膜，覆盖在所述第一栅电极的上方及所述第一侧壁上，且具有应力，在所述栅电极的侧面上依次形成有所述第一侧壁和所述具有应力的绝缘膜，在所述半导体衬底的上面上依次形成有所述第一侧壁和所述具有应力的绝缘膜，所述具有应力的绝缘膜在所述栅电极的侧面上和所述半导体衬底的上面上，与所述第一侧壁接触。
2.根据权利要求1所述的半导体装置，其中，
所述半导体衬底是由硅构成的，
所述第一栅电极的栅长度方向是沿着所述硅的<100>方向。
3.根据权利要求1或2所述的半导体装置，其中，
在所述第一栅电极的上部及所述第一源·漏区域的上部形成有硅化物层。
4.根据权利要求1或2所述的半导体装置，其中，
在所述第一栅电极和所述第一侧壁之间形成有具有板状的剖面形状的第二侧壁。
5.根据权利要求1或2所述的半导体装置，其中，
在所述半导体衬底中位于所述第一侧壁下方的区域形成有选择掺杂的扩展扩散层。
6.根据权利要求1或2所述的半导体装置，其中，
所述金属绝缘体半导体晶体管为N型金属绝缘体半导体晶体管，
所述具有应力的绝缘膜具有拉伸应力。
7.根据权利要求6所述的半导体装置，其中，
还具备P型金属绝缘体半导体晶体管，
所述P型金属绝缘体半导体晶体管具备：第二栅绝缘膜，形成在所述半导体衬底上；
第二栅电极，形成在所述第二栅绝缘膜上；
第三侧壁，形成在所述第二栅电极的侧面上，且具有L字型的剖面形状；
第四侧壁，形成在所述第三侧壁上；
第二源·漏区域，形成在所述半导体衬底中位于所述第二栅电极及所述第三侧壁的外侧区域下方的区域。
8.根据权利要求7所述的半导体装置，其中，
还具备：层间绝缘膜，形成在所述N型金属绝缘体半导体晶体管及所述P型金属绝缘体半导体晶体管的上方；
接线柱，贯通所述层间绝缘膜并到达所述P型金属绝缘体半导体晶体管的所述第二源·漏区域，
所述接线柱与所述第四侧壁相接。
9.根据权利要求7所述的半导体装置，其中，
所述N型金属绝缘体半导体晶体管及所述P型金属绝缘体半导体晶体管是构成静态随机存储器的晶体管。
10.根据权利要求1所述的半导体装置，其中，
所述金属绝缘体半导体晶体管为P型金属绝缘体半导体晶体管，
所述具有应力的绝缘膜具有压缩应力。
11.一种半导体装置的制造方法，该半导体装置具有金属绝缘体半导体晶体管，该金属绝缘体半导体晶体管具有第一栅绝缘膜及第一栅电极，其中，该半导体装置的制造方法包括：
形成覆盖所述第一栅电极的表面及所述半导体衬底的表面的第一绝缘膜、和覆盖在所述第一绝缘膜上的第二绝缘膜的工序a；
通过进行各向异性蚀刻，在所述第一栅电极的侧面上形成由所述第一绝缘膜构成的第一侧壁、和由所述第二绝缘膜构成的第二侧壁的工序b；
通过将所述第一栅电极、所述第一侧壁及所述第二侧壁作为掩模进行离子注入，在所述半导体衬底形成第一源·漏区域的工序c；
在所述工序c之后，选择性地除去所述第二侧壁的工序d；
在所述工序d之后，在所述第一侧壁的表面上形成具有应力的绝缘膜的工序e，在所述栅电极的侧面上依次形成所述第一侧壁和所述具有应力的绝缘膜，在所述半导体衬底的上面上依次形成所述第一侧壁和所述具有应力的绝缘膜，所述具有应力的绝缘膜在所述栅电极的侧面上和所述半导体衬底的上面上，与所述第一侧壁接触。
12.根据权利要求11所述的半导体装置的制造方法，其中，
所述半导体衬底是由硅构成的，
所述第一栅电极的栅长度方向是沿着所述硅的<100>方向。
13.根据权利要求11或12所述的半导体装置的制造方法，其中，
在所述工序d中，通过进行所述第二侧壁的选择比高于所述第一侧壁的选择比这一条件的蚀刻，除去所述第二侧壁。
14.根据权利要求11或12所述的半导体装置的制造方法，其中，
在所述工序b中，将所述第一侧壁的剖面形状设定为L字型。
15.根据权利要求11或12所述的半导体装置的制造方法，其中，
还包括：在所述工序c之后，在所述第一栅电极的上部及所述第一源·漏区域的上部形成硅化物层的工序。
16.根据权利要求11或12所述的半导体装置的制造方法，其中，
还包括：在所述工序a之前，在所述第一栅电极的侧面上形成具有板状的剖面形状的第三侧壁的工序，
在所述工序a中，形成覆盖所述第一栅电极及所述第三侧壁的表面的所述第一绝缘膜。
17.根据权利要求11或12所述的半导体装置的制造方法，其中，
还包括：通过将所述第一栅电极作为掩模进行离子注入，在所述半导体衬底形成选择掺杂的扩展扩散层的工序。
18.根据权利要求11或12所述的半导体装置的制造方法，其中，
所述金属绝缘体半导体晶体管为N型金属绝缘体半导体晶体管，
形成具有拉伸应力的膜作为所述具有应力的绝缘膜。
19.根据权利要求18所述的半导体装置的制造方法，其中，
所述半导体装置还具备具有第二栅绝缘膜及第二栅电极的P型金属绝缘体半导体晶体管，
在所述工序a中，在所述第二栅电极的表面上也形成所述第一绝缘膜及所述第二绝缘膜，
在所述工序b中，通过进行所述各向异性蚀刻，在所述第二栅电极的侧面上形成由所述第一绝缘膜构成的第四侧壁、和由所述第二绝缘膜构成的第五侧壁，还包括：通过将所述第二栅电极、所述第四侧壁及所述第五侧壁作为掩模进行离子注入，在所述半导体衬底形成第二源·漏区域的工序，
在所述工序d中，不除去所述第五侧壁而使其残留，
在所述工序e中，在所述第五侧壁的表面上形成所述具有应力的绝缘膜。
20.根据权利要求19所述的半导体装置的制造方法，其中，
还包括：在所述工序e之后，形成覆盖在所述具有应力的绝缘膜上的层间绝缘膜的工序f；
形成贯通所述层间绝缘膜并到达所述第二源·漏区域的接线孔的工序g；
用导体填埋所述接线孔的工序h，
在所述工序g中，通过除去所述具有应力的绝缘膜中位于第五侧壁的表面上的部分，形成所述接线孔。
21.根据权利要求19或20所述的半导体装置的制造方法，其中，
所述N型金属绝缘体半导体晶体管及所述P型金属绝缘体半导体晶体管构成静态随机存储器。
22.根据权利要求11或12所述的半导体装置的制造方法，其中，所述金属绝缘体半导体晶体管为N型金属绝缘体半导体晶体管，所述具有应力的绝缘膜具有压缩应力。
半导体装置及其制造方法
技术领域
[0001] 本发明涉及半导体装置及其制作方法，尤其涉及MIS型晶体管及其形成方法。
背景技术
[0002] 近年，伴随着半导体集成电路装置的高集成化、高功能化及高速化，而追求晶体管的微细化及高驱动力化。另一方面，为了应对能量消耗的削减或便携设备的长时间使用而追求低消耗功率的半导体，不过仅缩小栅长度是无法实现驱动力提高的。而且，若为了提高驱动力而使栅绝缘膜薄膜化，则产生栅漏增大的不良情况。因此，提出了通过形成具有应力的膜来对沟道施加应力从而提高驱动力的技术。
[0003] 图14(a)～(d)是表示以往的半导体装置的制造工序的剖面图。在以往的半导体装置的制造方法中，首先在如图14(a)所示的工序中，在半导体衬底201的活性区域形成了元件隔离区域202后，在半导体衬底201的活性区域上形成栅绝缘膜203。然后，在栅绝缘膜203上形成栅电极204，并以栅电极204为掩模在半导体衬底201形成选择掺杂的扩展扩散层205。然后，形成将半导体衬底201及栅电极204覆盖的硅的氧化膜206a及硅的氮化膜207a。
[0004] 接着，在如图14(b)所示的工序中，通过进行各向异性的蚀刻，在栅电极204的侧面上形成侧壁206、207。然后，通过从栅电极204及侧壁206、207上进行离子注入，形成源·漏区域208。
[0005] 接着，在如图14(c)所示的工序中，整个面地堆积Tensile SiN膜209。
[0008] 但是，在上述以往装置中，Tensile SiN膜209产生的应力不能充分地传递到沟道区域，从而产生也无法充分提高驱动力的不良情况。
发明内容
[0009] 本发明的目的在于通过对使具有应力的膜的应力充分传递到沟道区域的机构进行研究，而提供一种驱动力高的半导体装置及其制造方法。
[0010] 本发明一技术方案的半导体装置是具有金属绝缘体半导体晶体管的半导体装置，所述金属绝缘体半导体晶体管具备：第一栅绝缘膜，形成在半导体衬底上；第一栅电极，形成在所述第一栅绝缘膜上；第一侧壁，由绝缘膜构成，所述绝缘膜从所述第一栅电极的侧面上延伸于所述半导体衬底的上面上而形成，且具有L字型的剖面形状；第一源·漏区域，形成在所述半导体衬底中位于所述第一栅电极及所述第一侧壁的外侧区域下方的区域；绝缘膜，覆盖在所述第一栅电极的上方及所述第一侧壁上，且具有应力。
[0011] 在本发明一技术方案的半导体装置中，在第一侧壁上形成具有应力的绝缘膜。因此，在将L字型的第一侧壁的表面覆盖的侧壁上具有应力的绝缘膜与配置的以往绝缘膜比较，具有应力的绝缘膜的应力容易传递到金属绝缘体半导体晶体管的沟道。由此，能够提高金属绝缘体半导体晶体管的驱动力。还有，本发明的一技术方案的半导体装置是通过形成将第一侧壁的表面覆盖的侧壁，并在以它们为掩模进行离子注入而形成了源·漏区域后，除去侧壁而形成的半导体装置。
[0012] 在本发明一技术方案的半导体装置中，所述半导体衬底可以由硅构成，所述所述第一栅电极的栅长度方向可以沿着所述硅的<100>方向。该情况下，在金属绝缘体半导体晶体管是N沟道晶体管，且具有应力的膜的应力是拉伸应力时，能够进一步提高金属绝缘体半导体晶体管的应力。另一方面，在金属绝缘体半导体晶体管是P沟道晶体管，且具有应力的膜的应力是拉伸应力时，能够抑制金属绝缘体半导体晶体管的驱动力降低。
[0013] 在本发明一技术方案的半导体装置中，可以在所述第一栅电极的上部及所述第一源·漏区域的上部形成有硅化物层。
[0014] 在本发明一技术方案的半导体装置中，可以在所述第一栅电极和所述第一侧壁之间形成有具有板状的剖面形状的第二侧壁。
[0015] 在本发明一技术方案的半导体装置中，可以在所述半导体衬底中位于所述第一侧壁下方的区域形成有选择掺杂的扩展扩散层。
[0016] 在本发明一技术方案的半导体装置中，所述金属绝缘体半导体晶体管可以为N型金属绝缘体半导体晶体管，所述具有应力的绝缘膜可以具有拉伸应力。
[0017] 在所述金属绝缘体半导体晶体管是N型金属绝缘体半导体晶体管的情况下，还具备P型金属绝缘体半导体晶体管，所述P型金属绝缘体半导体晶体管可以具备：第二栅绝缘膜，形成在所述半导体衬底上；第二栅电极，形成在所述第二栅绝缘膜上；第三侧壁，形成在所述第二栅电极的侧面上，且具有L字型的剖面形状；第四侧壁，形成在所述第三侧壁上；第二源·漏区域，形成在所述半导体衬底中位于所述第二栅电极及所述第三侧壁的外侧区域下方的区域。
[0018] 在本发明一技术方案的半导体装置中，还具备：层间绝缘膜，形成在所述N型金属绝缘体半导体晶体管及所述P型金属绝缘体半导体晶体管的上方；接线柱，贯通所述层间绝缘膜并到达所述P型金属绝缘体半导体晶体管的所述第二源·漏区域，所述接线柱可以与所述第四侧壁相接。
[0019] 在本发明一技术方案的半导体装置中，所述N型金属绝缘体半导体晶体管及所述P型金属绝缘体半导体晶体管可以是构成静态随机存储器的晶体管。
[0020] 在本发明一技术方案的半导体装置中，所述金属绝缘体半导体晶体管可以为P型金属绝缘体半导体晶体管，所述具有应力的绝缘膜可以具有压缩应力。该情况下，由于应力更容易传递到P型金属绝缘体半导体晶体管的沟道，因此能够进一步提高P型金属绝缘体半导体晶体管的驱动力。
[0021] 本发明一技术方案的半导体装置的制造方法是具有金属绝缘体半导体晶体管的半导体装置的制造方法，该金属绝缘体半导体晶体管具有第一栅绝缘膜及第一栅电极，该半导体装置的制造方法包括：形成覆盖所述第一栅电极的表面及所述半导体衬底的表面的第一绝缘膜、和覆盖在所述第一绝缘膜上的第二绝缘膜的工序a；通过进行各向异性蚀刻，在所述第一栅电极的侧面上形成由所述第一绝缘膜构成的第一侧壁、和由所述第二绝缘膜构成的第二侧壁的工序b；通过将所述第一栅电极、所述第一侧壁及所述第二侧壁作为掩模进行离子注入，在所述半导体衬底形成第一源·漏区域的工序c；在所述工序c之后，选择性地除去所述第二侧壁的工序d；在所述工序d之后，在所述第一侧壁的表面上形成具有应力的绝缘膜的工序e。
[0022] 在本发明一技术方案的制造方法中，由于在工序d中除去第二侧壁，因此与未除去该第二侧壁的以往方法比较，能够使具有应力的绝缘膜接近金属绝缘体半导体晶体管的沟道。由此，由于与以往例比较，具有应力的绝缘膜的应力容易传递到金属绝缘体半导体晶体管，因此能够形成驱动力比以往例高的金属绝缘体半导体晶体管。
[0023] 在本发明一技术方案的制造方法中，所述半导体衬底可以由硅构成，所述第一栅电极的栅长度方向可以沿着所述硅的<100>方向。该情况下，在金属绝缘体半导体晶体管是N沟道晶体管，且具有应力的膜的应力是拉伸应力时，能够进一步提高金属绝缘体半导体晶体管的应力。另一方面，在金属绝缘体半导体晶体管是P沟道晶体管，且具有应力的膜的应力是拉伸应力时，能够抑制金属绝缘体半导体晶体管的驱动力降低。
[0024] 在本发明一技术方案的制造方法中，可以在所述工序d中，通过进行所述第二侧壁的选择比高于所述第一侧壁的选择比这一条件的蚀刻，除去所述第二侧壁。
[0025] 在本发明一技术方案的制造方法中，优选在所述工序b中，将所述第一侧壁的剖面形状设定为L字型。
[0026] 在本发明一技术方案的制造方法中，还可以包括：在所述工序c之后，在所述第一栅电极的上部及所述第一源·漏区域的上部形成硅化物层的工序。
[0027] 在本发明一技术方案的制造方法中，还可以包括：在所述工序a之前，在所述第一栅电极的侧面上形成具有板状的剖面形状的第三侧壁的工序，在所述工序a中，形成覆盖所述第一栅电极及所述第三侧壁的表面的所述第一绝缘膜。
[0028] 在本发明一技术方案的制造方法中，还可以包括：通过将所述第一栅电极作为掩模进行离子注入，在所述半导体衬底形成选择掺杂的扩展扩散层的工序。
[0029] 在本发明一技术方案的制造方法中，所述金属绝缘体半导体晶体管可以为N型金属绝缘体半导体晶体管，可以形成具有拉伸应力的膜作为所述具有应力的绝缘膜。
[0030] 在本发明一技术方案的制造方法中，所述半导体装置还可以具备具有第二栅绝缘膜及第二栅电极的P型金属绝缘体半导体晶体管，在所述工序a中，在所述第二栅电极的表面上也形成所述第一绝缘膜及所述第二绝缘膜，在所述工序b中，通过进行所述各向异性蚀刻，在所述第二栅电极的侧面上形成由所述第一绝缘膜构成的第四侧壁、和由所述第二绝缘膜构成的第五侧壁，还包括：通过将所述第二栅电极、所述第四侧壁及所述第五侧壁作为掩模进行离子注入，在所述半导体衬底形成第二源·漏区域的工序，在所述工序d中，不除去所述第五侧壁而使其残留，在所述工序e中，在所述第五侧壁的表面上形成所述具有应力的绝缘膜。
[0031] 在本发明一技术方案的制造方法中，还可以包括：在所述工序e之后，形成覆盖在所述具有应力的绝缘膜上的层间绝缘膜的工序f；形成贯通所述层间绝缘膜并到达所述第二源·漏区域的接线孔的工序g；用导体填埋所述接线孔的工序h，在所述工序g中，通过除去所述具有应力的绝缘膜中位于第五侧壁的表面上的部分，形成所述接线孔。
[0032] 在本发明一技术方案的制造方法中，所述N型金属绝缘体半导体晶体管及所述P型金属绝缘体半导体晶体管可以构成静态随机存储器。
[0033] 在本发明一技术方案的制造方法中，所述金属绝缘体半导体晶体管可以为N型金属绝缘体半导体晶体管，所述具有应力的绝缘膜可以具有压缩应力。
[0034] (发明效果)
[0036] 图1是表示本发明的第一实施方式的半导体装置的结构的剖面图；
[0037] 图2(a)～(c)是表示本发明的第一实施方式的半导体装置的制造工序的剖面图；
[0038] 图3(a)～(c)是表示本发明的第一实施方式的半导体装置的制造工序的剖面图；
[0039] 图4是示意地表示提高驱动力的应力的方向的图；
[0040] 图5是表示本发明的第二实施方式的半导体装置的结构的剖面图；
[0041] 图6是表示本发明的第三实施方式的半导体装置的结构的剖面图；
[0042] 图7是表示本发明的第四实施方式的半导体装置的结构的剖面图；
[0043] 图8(a)～(d)是表示本发明的第四实施方式的半导体装置的制造工序的剖面图；
[0044] 图9(a)～(c)是表示本发明的第四实施方式的半导体装置的制造工序的剖面图；
[0045] 图10是表示本发明的第四实施方式的半导体装置的制造工序的剖面图；
[0046] 图11是表示本发明的第五实施方式的半导体装置的结构的剖面图；
[0047] 图12是表示在本发明的第六实施方式中，1位的静态随机存储器单元的俯视图；
[0048] 图13(a)、(b)分别是表示沿如图12所示A-A线及B-B线的剖面的图；
[0049] 图14(a)～(d)是表示以往的半导体装置的制造工序的剖面图。
[0050] 图中：10-活性区域；11-半导体衬底；12-元件隔离；13-栅绝缘膜；14-栅电极；15-选择掺杂的扩展扩散层；16-L字型侧壁；16a、17a-绝缘膜；17-侧壁；18-源·漏区域；
19-应力衬垫膜；20-层间绝缘膜；21-接线柱；22-硅化物层；23-侧壁；24-侧壁；30-活性区域；31-半导体衬底；32-元件隔离；33-栅绝缘膜；34-栅电极；35-选择掺杂的扩展扩散层；36-L字型侧壁；37-侧壁；37a-绝缘膜；38-源·漏区域；39-应力衬垫膜；40-活性区域；41-半导体衬底；43-栅绝缘膜；44-栅电极；45-选择掺杂的扩展扩散层；46-L字型侧壁；47-侧壁；48-源·漏区域；50-层间绝缘膜；51-接线柱；51a-接线孔；52-硅化物层；
53-掩模；54a-接线孔；55-侧壁；60-侧壁；61-半导体衬底；62-元件隔离区域；63-栅绝缘膜；64-栅电极；65-选择掺杂的扩展扩散层；66-侧壁；67-侧壁；68-源·漏区域；69-应力衬垫膜；70-侧壁；74-栅配线；76-侧壁；77-侧壁；80-侧壁；83-栅绝缘膜；84-栅电极；
85-选择掺杂的扩展扩散层；86-侧壁；88-源·漏区域；89-应力衬垫膜；90-侧壁；93-栅绝缘膜；94-栅电极；95-选择掺杂的扩展扩散层；96-侧壁；98-源·漏区域；100-层间绝缘膜；101-接线柱；102-共用接线柱。
19-应力衬垫膜；20-层间绝缘膜；21-接线柱；22-硅化物层；23-侧壁；24-侧壁；30-活性区域；31-半导体衬底；32-元件隔离；33-栅绝缘膜；34-栅电极；35-选择掺杂的扩展扩散层；36-L字型侧壁；37-侧壁；37a-绝缘膜；38-源·漏区域；39-应力衬垫膜；40-活性区域；41-半导体衬底；43-栅绝缘膜；44-栅电极；45-选择掺杂的扩展扩散层；46-L字型侧壁；47-侧壁；48-源·漏区域；50-层间绝缘膜；51-接线柱；51a-接线孔；52-硅化物层；
53-掩模；54a-接线孔；55-侧壁；60-侧壁；61-半导体衬底；62-元件隔离区域；63-栅绝缘膜；64-栅电极；65-选择掺杂的扩展扩散层；66-侧壁；67-侧壁；68-源·漏区域；69-应力衬垫膜；70-侧壁；74-栅配线；76-侧壁；77-侧壁；80-侧壁；83-栅绝缘膜；84-栅电极；
85-选择掺杂的扩展扩散层；86-侧壁；88-源·漏区域；89-应力衬垫膜；90-侧壁；93-栅绝缘膜；94-栅电极；95-选择掺杂的扩展扩散层；96-侧壁；98-源·漏区域；100-层间绝缘膜；101-接线柱；102-共用接线柱。
具体实施方式
[0051] (第一实施方式)
[0052] 以下，参照附图说明本发明的第一实施方式的半导体装置。
[0053] 图1是表示本发明的第一实施方式的半导体装置的结构的剖面图。如图1所示，在本实施方式的半导体装置中，在半导体衬底11形成有包围活性区域10的元件隔离12。而且，在半导体衬底11的活性区域10上形成有由硅的氧化膜构成的栅绝缘膜13，在栅绝缘膜13上形成有由多晶硅构成的栅电极14。
[0054] 在半导体衬底11的活性区域10中位于从栅电极14的缘部至栅电极14的外侧的19 20 3
区域，形成有含有浓度1×10 ～1×10 /cm 的N型杂质的选择掺杂的扩展扩散层15。
区域，形成有含有浓度1×10 ～1×10 /cm 的N型杂质的选择掺杂的扩展扩散层15。
[0055] 从栅电极14的侧面上至半导体衬底11中与栅电极14的两端部相接的部分上，形成有厚度10nm左右的、由硅的氧化膜构成的、剖面形状为L字型的侧壁16。在半导体衬底11中位于选择掺杂的扩展扩散层15的外侧的区域，换言之，位于栅电极14及L字型侧壁
20 3
16的外侧的区域，形成有含有浓度1×10 /cm 以上的N型杂质的源·漏区域18。
20 3
16的外侧的区域，形成有含有浓度1×10 /cm 以上的N型杂质的源·漏区域18。
[0056] 而且，在半导体衬底11中位于源·漏区域18上的区域、和栅电极14的上面上，形成有硅化物层22。从位于栅电极14上的硅化物层22的上面至L字型的侧壁16的表面及半导体衬底11上的硅化物层22的上面上，形成有由硅的氮化膜构成的衬垫膜19。
[0057] 由硅的氧化膜构成的层间绝缘膜20覆盖在应力衬垫膜19上，并形成有接线柱21，该接线柱21贯通层间绝缘膜20且到达源·漏区域18上的硅化物层22上。
[0058] 在本实施方式的半导体装置中，配置栅电极14及源·漏区域18使得半导体衬底11的沟道方向(电流从源区域流动到漏区域的方向)的面方位为<100>。
[0059] 图2(a)～图3(c)是表示本发明的第一实施方式的半导体装置的制造工序的剖面图。在本实施方式的制造方法中，首先，在如图2(a)所示的工序中，在由硅构成的半导体衬底11上形成栅绝缘膜13，并在栅绝缘膜13上形成栅电极14。此时，配置栅电极14使得栅长度的方向沿着半导体衬底11的硅的<100>方向。该情况下，只要从栅长度的方向配置为沿着硅的<110>方向的以往的配置使晶片旋转45度，进行栅电极14的图案形成即可。然15 15 2
后，以栅电极14为掩模，注入剂量1×10 ～3×10 /cm 的N型杂质，由此在半导体衬底11中位于从栅电极14的缘部至外部下的区域形成深度100nm以下的选择掺杂的扩展扩散层
15。然后，形成覆盖在栅电极14的表面及半导体衬底11上的厚度10nm的绝缘膜16a。还有，选择掺杂的扩展扩散层15也可以通过在形成了绝缘膜16a后进行离子注入而形成。
后，以栅电极14为掩模，注入剂量1×10 ～3×10 /cm 的N型杂质，由此在半导体衬底11中位于从栅电极14的缘部至外部下的区域形成深度100nm以下的选择掺杂的扩展扩散层
15。然后，形成覆盖在栅电极14的表面及半导体衬底11上的厚度10nm的绝缘膜16a。还有，选择掺杂的扩展扩散层15也可以通过在形成了绝缘膜16a后进行离子注入而形成。
[0060] 接着，在如图2(b)所示的工序中，在绝缘膜16上形成由厚度30～50nm的硅的氮化膜构成的绝缘膜17a。
[0061] 接着，在如图2(c)所示的工序中，通过对绝缘膜16a、17a进行各向异性的蚀刻，形成L字型的侧壁16和侧壁17，所述L字型的侧壁16从栅电极14的侧壁上横跨至半导体衬底11中位于栅电极14的两端部的周围的区域，所述侧壁17从L字型的侧壁16上覆盖在栅电极14的侧面上。然后，以栅电极14、L字型的侧壁16及侧壁17为掩模，注入剂量15 15 2
4×10 ～5×10 /cm 的N型杂质，由此在半导体衬底11形成源·漏区域18。然后，通过以1000～1100℃的温度进行热处理，进行杂质的活性化。然后，通过将栅电极14及源·漏区域18的表面转化成硅化物，形成由高熔点金属和硅的反应生成物构成的硅化物层22。
4×10 ～5×10 /cm 的N型杂质，由此在半导体衬底11形成源·漏区域18。然后，通过以1000～1100℃的温度进行热处理，进行杂质的活性化。然后，通过将栅电极14及源·漏区域18的表面转化成硅化物，形成由高熔点金属和硅的反应生成物构成的硅化物层22。
[0062] 接着，在如图3(a)所示的工序中，通过进行采用了气相HF或稀释HF溶液的蚀刻，只选择性地除去侧壁17。
[0063] 接着，在如图3(b)所示的工序中，通过进行P-CVD(等离子体CVD)法，在配置于栅电极14上的硅化物层22上、L字型侧壁16上及源·漏区域18上形成由硅的氮化膜构成的厚度30～50nm的衬垫膜19。在该P-CVD法中，由于可以利用堆积条件或堆积后的处理(例如，UV照射)使堆积膜的组成变化，因此能够形成具有拉伸应力的堆积膜或具有压缩应力的堆积膜中的任意的应力膜。还有，在本实施方式中，作为应力衬垫膜19，形成产生拉伸应力的硅的氧化膜。在此，本实施方式的所谓拉伸应力是指在栅长度方向上拉伸位于栅电极14下的沟道区域的应力。
[0064] 接着，在如图3(c)所示的工序中，形成覆盖在应力衬垫膜19上的、由硅的氧化膜构成的层间绝缘膜20，并形成贯通层间绝缘膜20且到达位于源·漏区域18上的硅化物层22的、由钨构成的接线柱21。通过以上的工序形成本实施方式的半导体装置。
[0065] 在本实施方式中，在如图3(a)所示的工序中，由于除去了侧壁17，因此与未除去侧壁的以往例比较，能够使应力衬垫膜19接近金属绝缘体半导体晶体管的沟道。由此，由于与以往例比较，应力衬垫膜的应力变得容易传递到金属绝缘体半导体晶体管，因此能够形成驱动力高于以往例的金属绝缘体半导体晶体管。还有，在本实施方式中，说明了金属绝缘体半导体晶体管是N型金属绝缘体半导体晶体管，应力衬垫膜19具有拉伸应力的情况。但是，在金属绝缘体半导体晶体管是P型金属绝缘体半导体晶体管，应力衬垫膜19具有压缩应力的情况下，也能够得到相同的效果。即，由于除去侧壁17，应力衬垫膜19的应力变得容易传递到沟道，因此能够提高P型金属绝缘体半导体晶体管的驱动力。还有，本实施方式的所谓压缩应力是指在栅长度方向上压缩位于栅电极14下的沟道区域的应力。
[0066] 另外，在本实施方式中，配置栅电极14及源·漏区域18使得半导体衬底11的栅长度方向(电流从源区域流动到漏区域的方向)的面方位为<100>。由此，在N型金属绝缘体半导体晶体管中能够提高驱动力。还有，在本实施方式中，说明了作为金属绝缘体半导体晶体管采用N型金属绝缘体半导体晶体管，作为应力衬垫膜19采用具有拉伸应力的膜的情况。但是，作为金属绝缘体半导体晶体管也可以采用P型金属绝缘体半导体晶体管，作为应力衬垫膜19也可以采用具有压缩应力的膜。该情况下，也可以抑制P型金属绝缘体半导体晶体管的驱动力的降低。
[0067] 参照图4说明该情况。图4是示意地表示提高驱动力的应力的方向的图。在图4中，用箭头的朝向表示提高驱动力的应力的方向，用箭头的大小表示提高驱动力的程度。
如图4所示，在N型金属绝缘体半导体晶体管中，在与衬底的<110>方向一致的情况及与<100>方向一致的情况中的任意一个下，当在栅长度方向上施加了拉伸应力时驱动力提高。
而且，使栅长度方向与<100>方向一致的情况的驱动力提高的程度大于与<110>方向一致的情况。由此可知，在如本实施方式所述使栅长度方向与<100>方向一致的情况下，能够比以往例提高驱动力。
如图4所示，在N型金属绝缘体半导体晶体管中，在与衬底的<110>方向一致的情况及与<100>方向一致的情况中的任意一个下，当在栅长度方向上施加了拉伸应力时驱动力提高。
而且，使栅长度方向与<100>方向一致的情况的驱动力提高的程度大于与<110>方向一致的情况。由此可知，在如本实施方式所述使栅长度方向与<100>方向一致的情况下，能够比以往例提高驱动力。
[0068] 另一方面，在P型金属绝缘体半导体晶体管中可以知道，若使栅长度方向与衬底的<110>方向一致，则当在栅长度方向上施加了压缩应力时驱动力提高，相对于此，若使栅长度方向与衬底的<100>方向一致，则驱动力几乎不受到在栅长度方向上施加的应力的影响。由此可知，当如本实施方式所述使栅长度方向与<100>方向一致时，即使用具有拉伸应力的膜覆盖在P型金属绝缘体半导体晶体管上，也能够比以往例更加抑制驱动力的降低。
[0069] (第二实施方式)
[0070] 图5是表示本发明的第二实施方式的半导体装置的结构的剖面图。在本实施方式的半导体装置中，在栅电极14的侧面上隔着侧壁23形成有L字型的侧壁16。侧壁23由硅的氧化膜构成，并形成为5～10nm的厚度。还有，侧壁23的材质或厚度并不限定于此。由于其以外的结构与第一实施方式相同，因此省略其说明。
[0071] 在本实施方式中，能够得到与第一实施方式相同的效果。进而，由于通过形成侧壁23能够保护栅电极14的边缘部分，因此能够防止在栅电极14的边缘部产生漏电流的情况。
[0072] (第三实施方式)
[0073] 图6是表示本发明的第三实施方式的半导体装置的结构的剖面图。在本实施方式的半导体装置中，在栅电极14的侧面上隔着侧壁23形成有L字型的侧壁24，进而，在侧壁24的表面上进而形成有侧壁16。侧壁24由硅的氧化膜构成，并设为5～10nm的厚度。还有，侧壁24的材质或厚度并不限定于此。由于其以外的结构与第一实施方式相同，因此省略其说明。
[0074] 在本实施方式中，能够得到与第一实施方式相同的效果。进而，由于通过形成侧壁23能够保护栅电极14的边缘部分，因此能够防止在栅电极14的边缘部产生漏电流的情况。进而，由于通过叠层侧壁23、16、24，容易确保蚀刻选择比，因此选择蚀刻条件的自由度提高。
[0075] (第四实施方式)
[0076] 图7是本发明的第四实施方式的半导体装置的结构的剖面图。在本实施方式的半导体装置中，在半导体衬底31有N沟道晶体管形成区域Nch和P沟道晶体管形成区域Pch，分别配置有各晶体管。在半导体衬底31，N沟道晶体管形成区域Nch的活性区域30和P沟道晶体管形成区域Pch的活性区域40被元件隔离32及导电型不同的晶片区域相互电隔离。
[0077] 在N沟道晶体管形成区域Nch的活性区域30，形成有由硅的氧化膜构成的栅绝缘膜33，且在栅绝缘膜33上形成有由多晶硅构成的栅电极34。在半导体衬底31的活性19
区域30中位于从栅电极34的缘部至栅电极34的外侧的区域，形成有含有浓度1×10 ～
20 3
1×10 /cm 的N型杂质的选择掺杂的扩展扩散层35。
区域30中位于从栅电极34的缘部至栅电极34的外侧的区域，形成有含有浓度1×10 ～
20 3
1×10 /cm 的N型杂质的选择掺杂的扩展扩散层35。
[0078] 从栅电极34的侧面上至半导体衬底31中与栅电极34的两端部相接的部分上，形成有厚度5～10nm的、由硅的氧化膜构成的、剖面形状为L字型的侧壁36。在半导体衬底31中位于选择掺杂的扩展扩散层35的外侧的区域，换言之，位于栅电极34及L字型侧壁
20 20 3
36的外侧的区域，形成有含有浓度1×10 ～5×10 /cm 的N型杂质的源·漏区域38。
20 20 3
36的外侧的区域，形成有含有浓度1×10 ～5×10 /cm 的N型杂质的源·漏区域38。
[0079] 另一方面，在P沟道晶体管形成区域Pch的活性区域40，形成有由硅的氧化膜构成的栅绝缘膜43，且在栅绝缘膜43上形成有由多晶硅构成的栅电极44。在半导体衬底31的活性区域40中位于从栅电极44的缘部至栅电极44的外侧的区域，形成有含有浓度
18 20 3
5×10 ～1×10 /cm 的P型杂质的选择掺杂的扩展扩散层45。
18 20 3
5×10 ～1×10 /cm 的P型杂质的选择掺杂的扩展扩散层45。
[0080] 从栅电极44的侧面上至半导体衬底31中与栅电极44的两端部相接的部分上，形成有厚度5～10nm的、由硅的氧化膜构成的、剖面形状为L字型的侧壁46。在半导体衬底31中位于选择掺杂的扩展扩散层45的外侧的区域，换言之，位于栅电极44及L字型侧壁
20 20 3
46的外侧的区域，形成有含有浓度1×10 ～5×10 /cm 的P型杂质的源·漏区域48。
20 20 3
46的外侧的区域，形成有含有浓度1×10 ～5×10 /cm 的P型杂质的源·漏区域48。
[0081] 而且，在半导体衬底31中位于源·漏区域38、48上的区域、和栅电极34、44的上面上，形成有硅化物层52。从位于栅电极34、44上的硅化物层52的上面至L字型的侧壁36、46的表面及半导体衬底31上的硅化物层52的上面上，形成有由硅的氮化膜构成的应力衬垫膜39。还有，在本实施方式中，作为应力衬垫膜，形成产生拉伸应力的膜。在此，本实施方式的所谓拉伸应力是指在栅长度方向上拉伸位于栅电极34、44下的沟道区域的应力。
[0082] 由硅的氧化膜构成的层间绝缘膜50覆盖在应力衬垫膜39上，并形成有接线柱51、54，该接线柱51、54贯通层间绝缘膜50且到达源·漏区域38、48上的硅化物层52上。
[0083] 在本实施方式的半导体装置中，配置栅电极34、44及源·漏区域38、48使得半导体衬底31的沟道方向(电流从源区域流动到漏区域的方向)的面方位为<100>。
[0084] 图8(a)～图10是表示本发明的第四实施方式的半导体装置的制造工序的剖面图。在本实施方式的制造方法中，首先，在如图8(a)所示的工序中，在由硅构成的半导体衬底31上形成栅绝缘膜33、43，并在栅绝缘膜33、43上形成栅电极34、44。此时，配置栅电极34、44使得栅长度的方向沿着半导体衬底31的硅的<100>方向。该情况下，只要从栅长度的方向配置为沿着硅的<110>方向的以往的配置使晶片旋转45度，进行栅电极34、44的图案形成即可。然后，在半导体衬底31及栅电极34、44上形成由硅的氧化膜构成的厚度5～
10nm的绝缘膜36a、46a。
10nm的绝缘膜36a、46a。
[0085] 接着，在如图8(b)所示的工序中，在N沟道晶体管形成区域Nch以栅电极34为掩模进行N型杂质的离子注入，由此形成选择掺杂的扩展扩散层35。接着，在P沟道晶体管形成区域Pch以栅电极44为掩模进行P型杂质的离子注入，由此形成选择掺杂的扩展扩散层45。还有，虽省略了图示，不过当在一方的晶体管形成区域进行离子注入时，用掩模覆盖另一方的晶体管形成区域。然后，进行用于使杂质活性化的热处理。
[0086] 接着，在如图8(c)所示的工序中，在绝缘膜36a、46a上堆积由厚度30～50nm的硅的氮化膜构成的绝缘膜37a。
[0087] 接着，在如图8(d)所示的工序中，通过进行各向异性蚀刻，除去绝缘膜36a、46a及绝缘膜37a中位于栅电极34、44的上面上的部分及位于半导体衬底31上的部分。由此，在栅电极34、44的侧面上形成剖面形状L字型的侧壁36、46、和位于L字型的侧壁36、46上的侧壁37。然后，在N沟道晶体管形成区域Nch，以栅电极34、L字型的侧壁36及侧壁37为掩模进行N型杂质的离子注入，由此在半导体衬底31形成源·漏区域38。进而，在P沟道晶体管形成区域Pch，以栅电极44、L字型的侧壁46及侧壁37为掩模进行P型杂质的离子注入，由此在半导体衬底31形成源·漏区域48。还有，虽省略了图示，不过当在一方的晶体管形成区域进行离子注入时，用掩模覆盖另一方的晶体管形成区域。然后，进行用于使杂质活性化的热处理。
[0088] 接着，在如图9(a)所示的工序中，通过将栅电极34、44及源·漏区域38、48的表面转化成硅化物，形成硅化物层52。
[0089] 接着，在如图9(b)所示的工序中，形成将P沟道晶体管形成区域Pch覆盖的掩模53，并进行采用了气相HF或稀释的HF溶液的蚀刻，由此选择性地只除去N沟道晶体管形成区域Nch的侧壁37。此时，由于在P沟道晶体管形成区域Pch形成有掩模53，因此在P沟道晶体管形成区域Pch残留侧壁37。
[0090] 接着，在如图9(c)所示的工序中，在除去了掩模53后，在配置于栅电极34、44上的硅化物层52上、L字型侧壁36、46上及源·漏区域38、48上形成由硅的氮化膜构成的厚度30～50nm的衬垫膜39。
[0091] 接着，在如图10所示的工序中，形成覆盖在应力衬垫膜39上的层间绝缘膜50，并形成贯通层间绝缘膜50且到达位于源·漏区域38、48上的硅化物层52的接线孔51a、54a。此时，N沟道晶体管形成区域Nch的接线孔54a形成在未与应力衬垫膜39相接的区域。另一方面，在P沟道晶体管形成区域Pch，通过形成接线孔51a，除去配置于侧壁37的侧面上的应力衬垫膜39的一部分。
[0092] 在本实施方式中，在如图9(b)所示的工序中，只选择性地除去N沟道晶体管形成区域Nch的侧壁37，保留P沟道晶体管形成区域Pch的侧壁37。由此，在N沟道晶体管形成区域Nch，应力衬垫膜的应力容易传递到沟道，并且在P沟道晶体管形成区域Pch，应力衬垫膜39的应力不易传递到沟道。
[0093] 另外，在本实施方式中，在如图10所示的工序中形成接线孔51a时，除去P沟道晶体管形成区域Pch的应力衬垫膜39。由此，能够缓和应力衬垫膜39的应力传递到P沟道晶体管的沟道。
[0094] 由此，在本实施方式中，即使在用具有拉伸应力的一种应力衬垫膜覆盖了N沟道晶体管及P沟道晶体管时，也能够防止P沟道晶体管的驱动力降低。
[0095] 另外，在本实施方式中，配置栅电极34、44及源·漏区域38、48使得半导体衬底31的栅长度方向(电流从源区域流动到漏区域的方向)的面方位为<100>。由此，在N型金属绝缘体半导体晶体管中能够提高驱动力。另外，在P型金属绝缘体半导体晶体管中，能够抑制驱动力的降低。
[0096] 还有，在本实施方式中，在如图9(b)所示的工序中，只选择性地蚀刻了侧壁37，并且在如图10所示的工序中，除去了位于侧壁37的侧面上的应力衬垫膜39。在本实施方式中，不一定需要进行两方的工序，也可以只进行任一方的工序。另外，在本实施方式中，当在如图10所示的工序中形成接线孔51a时，使接线孔51a与侧壁37接触。但是，在本实施方式中，也不一定需要使接线孔51a与侧壁37接触，通过形成接线孔51a来除去应力衬垫膜39的一部分，由此即使减薄接线孔51a和侧壁37之间的应力衬垫膜39，也能够得到应力缓和的效果。
[0097] (第五实施方式)
[0098] 图11表示本发明的第五实施方式的半导体装置的结构的剖面图。在本实施方式的半导体装置中，在栅电极34、44的侧面上隔着侧壁55形成有L字型的侧壁36、46。侧壁55由硅的氧化膜构成，且形成为5～10nm的厚度。还有，侧壁55的材质或厚度并不限定于此。由于其以外的结构与第四实施方式相同，因此省略其说明。
[0099] 在本实施方式中，能够得到与第四实施方式相同的效果。进而，由于通过形成侧壁55能够保护栅电极34、44的边缘部分，因此能够防止在栅电极34、44的边缘部产生漏电流。
[0100] (第六实施方式)
[0101] 图12是表示在本发明的第六实施方式中，1位的静态随机存储器单元的俯视图。本实施方式的静态随机存储器在位于中央的P沟道晶体管配置区域Pch的两侧配置有N沟道晶体管配置区域Nch。而且，在N沟道晶体管配置区域Nch配置有存取晶体管TrA及激励晶体管TrD，在P沟道晶体管配置区域Pch配置有负载晶体管TrL。
[0102] 图13(a)、(b)分别是表示沿如图12所示A-A线及B-B线的剖面的图。如图13(a)所示，在本实施方式的静态随机存储器的A-A剖面中，在半导体衬底61上配置有负载晶体管TrL的栅绝缘膜63及栅电极64。在栅电极64的侧面上依次叠层有：具有板状的剖面的侧壁66；具有L字型的剖面的侧壁60；将侧壁60的表面覆盖的侧壁67。横跨位于从半导体衬底61中栅电极64的缘部至其外侧的区域，形成有选择掺杂的扩展扩散层65。在选择掺杂的扩展扩散层65的外侧形成有源·漏区域68。用应力衬垫膜69覆盖在栅电极64及侧壁67上。
[0103] 在A-A剖面中，在与负载晶体管TrL相邻的区域形成有在元件隔离区域62上形成的栅配线74。该栅配线74通过激励晶体管TrD的栅电极(如图12所示)延伸到元件隔离区域62上而形成。在栅配线74的侧面上也依次叠层有：具有板状的剖面的侧壁76；具有L字型的剖面的侧壁70；将侧壁70的表面覆盖的侧壁77。也用应力衬垫膜69覆盖在栅配线74及侧壁77上。
[0104] 用层间绝缘膜100覆盖在应力衬垫膜69上，且在负载晶体管TrL的源·漏区域68中从栅配线74远离的区域接触有接线柱101。另一方面，在横跨于从负载晶体管TrL的源·漏区域68中与栅配线74接近的区域至栅配线74上的区域，接触有共用接线柱102。
[0105] 另一方面，如图13(b)所示，在本实施方式的静态随机存储器的B-B剖面中，配置有激励晶体管TrD及存取晶体管TrA。在激励晶体管TrD中，在半导体衬底61上形成有栅绝缘膜83及栅电极84，并在栅电极84的侧面上形成有：具有板状的剖面形状的侧壁86；具有L字型的剖面形状的侧壁80。另外，在半导体衬底61中位于从栅电极84的缘部至其外侧的区域形成有选择掺杂的扩展扩散层85。在位于选择掺杂的扩展扩散层85的外侧的区域形成有源·漏区域88。
[0106] 在存取晶体管TrA中，在半导体衬底61上形成有栅绝缘膜93及栅电极94，并在栅电极94的侧面上形成有：具有板状的剖面形状的侧壁96；具有L字型的剖面形状的侧壁90。另外，在半导体衬底61中位于从栅电极94的缘部至其外侧的区域形成由选择掺杂的扩展扩散层95。在位于选择掺杂的扩展扩散层95的外侧的区域形成有源·漏区域98。
[0107] 在栅电极84、94、L字型侧壁80、90及源·漏区域88、98上形成有应力衬垫膜89，并在应力衬垫膜89上形成有层间绝缘膜100。而且，形成有贯通层间绝缘膜100且到达源·漏区域88、98的接线柱101。
[0108] 通常，为了静态随机存储器动作，负载晶体管、存取晶体管及激励晶体管的各自的平衡是重要的。在本实施方式中，由于即使在用一种膜覆盖了各晶体管时，也能够抑制各晶体管的驱动力的降低，因此能够实现静态随机存储器的平滑动作。
[0109] (其他实施方式)
[0110] 在上述实施方式中，在栅电极的两侧形成了接线柱，不过也可以在栅的两侧不存在接线柱。另外，接线柱也可以与应力衬垫膜相接。
[0111] 另外，在上述实施方式中，在由多晶硅构成的栅电极上形成了由高熔点金属和硅的反应生成物构成的硅化物层。但是，也可以将栅电极整体转化成硅化物，另外，也可以用金属形成栅电极。
[0112] (工业上的可利用性)
[0113] 如以上说明所述，本发明对提高金属绝缘体半导体晶体管的驱动力是有用的。
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