互连介质层的制作方法、互连介质层和互连层的制作方法
阅读：717发布：2023-01-25
专利汇可以提供互连介质层的制作方法、互连介质层和互连层的制作方法专利检索，专利查询，专利分析的服务。并且本 申请 公开了一种互连介质层的制作方法、互连介质层和互连层的制作方法。其中，互连介质层的制作方法包括以下步骤：形成阻挡层，阻挡层为含 硅 碳 化物；在阻挡层上形成SiC层；对SiC层进行 氧 化处理，以在SiC层中远离阻挡层的一侧形成SiO2层；在SiO2层上形成低介电材料层。上述制作方法中，由于SiC层和阻挡层的晶格相匹配，以及SiO2层和低介电材料层的晶格相匹配，从而减小了阻挡层和低介电材料层之间由晶格失配引起的应 力 ，从而提高了阻挡层和低介电材料层之间的结合强度，进而提高了互连介质层的隔离性能。，下面是互连介质层的制作方法、互连介质层和互连层的制作方法专利的具体信息内容。
1.一种互连介质层的制作方法，其特征在于，所述制作方法包括以下步骤：
形成阻挡层，所述阻挡层为含硅碳化物；
在所述阻挡层上形成SiC层；
对所述SiC层进行氧化处理，以在所述SiC层中远离所述阻挡层的一侧形成SiO2层；
在所述SiO2层上形成低介电材料层。
2.根据权利要求1所述的制作方法，其特征在于，在形成所述SiC层的步骤中，形成高度为所述阻挡层的高度的1/4～1的所述SiC层。
3.根据权利要求1所述的制作方法，其特征在于，形成所述阻挡层之后，采用原位沉积工艺在所述阻挡层上形成所述SiC层。
4.根据权利要求3所述的制作方法，其特征在于，所述原位沉积工艺的步骤包括：
通入有机硅烷和氦气，所述有机硅烷的流量为100～3000sccm，所述氦气的流量为
100～3000sccm；
进行沉积反应，所述沉积反应的功率为100～4000w，所述沉积反应的时间为5～60s。
5.根据权利要求1所述的制作方法，其特征在于，形成所述SiO2层的步骤中，形成高度为所述SiC层的高度的1/4～3/4的所述SiO2层。
6.根据权利要求1所述的制作方法，其特征在于，所述氧化处理为氧等离子体处理。
7.根据权利要求6所述的制作方法，其特征在于，所述氧等离子体处理的步骤包括：
通入氧气和氦气为载体，所述氧气的流量为100～3000sccm，所述氦气的流量为100～
3000sccm；
进行所述氧等离子体处理，所述氧等离子体处理的功率为100～4000w，所述氧等离子体处理的时间为10～120s。
8.根据权利要求1至7中任一项所述的制作方法，其特征在于，形成所述低介电材料层的步骤包括：
在所述SiO2层上形成低介电材料初始层；
在所述低介电材料初始层上形成低介电材料基体层，所述低介电材料初始层和所述低介电材料基体层构成所述低介电材料层。
9.根据权利要求1至7中任一项所述的制作方法，其特征在于，所述阻挡层为SiCN或SiC。
10.一种互连介质层，其特征在于，所述互连介质层包括：
阻挡层，所述阻挡层为含硅碳化物；
粘结层，设置于所述阻挡层上，所述粘结层包括沿远离所述阻挡层的方向依次设置的SiC层和SiO2层；
低介电材料层，设置于所述粘结层上。
11.根据权利要求10所述的互连介质层，其特征在于，所述粘结层的高度为所述阻挡层的高度的1/4～1。
12.根据权利要求10所述的互连介质层，其特征在于，所述SiO2层的高度与所述SiC层的高度之比为1/3～3。
13.一种互连层的制作方法，包括形成互连介质层，刻蚀所述互连介质层以形成通孔，以及在所述通孔中形成金属层的步骤，其特征在于，形成所述互连介质层的方法为权利要求1至9中任一项所述的制作方法。
互连介质层的制作方法、互连介质层和互连层的制作方法
技术领域
背景技术
[0002] 互连层通常包括与半导体基体电连接的互连金属层和设置于互连金属层之间的互连介质层。其中，互连金属层通常沿平行于半导体基体的方向设置，且在沿垂直于半导体基体的方向上不同互连金属层通过嵌入结构(包括通孔和设置于通孔中的金属材料)形成电连接。上述互连介质层通常为电绝缘材料，用于将互连金属层隔离开，以避免互连层中产生漏电流等。
[0003] 如图1所示，现有互连介质层通常包括SiCN(NDC)阻挡层10′和设置于SiCN阻挡层10′上的低介电(ULK)材料层30′。形成上述互连介质层的步骤包括：首先，形成SiCN阻挡层10′；然后，在SiCN阻挡层10′上沉积形成低介电材料层30′，进而形成如图1所示的基体结构。其中，低介电材料层30′通常为SiO2或掺杂SiO2(例如硼掺杂SiO2、磷掺杂SiO2或硼磷掺杂SiO2等)，且低介电材料层30′包括低介电材料初始层31′和低介电材料基体层33′。
[0004] 上述互连介质层，SiCN阻挡层10′用于阻止互连金属层向互连介质层中扩散，同时SiCN阻挡层10′还可以作为后续刻蚀互连介质层的刻蚀阻挡层10′。然而，由于SiCN阻挡层10′和低介电材料层30之间的晶格失配较大，使得SiCN阻挡层10′和低介电材料层30之间产生较大的应力，从而降低了SiCN阻挡层10′和低介电材料层30之间的结合强度，进而降低了互连介质层的隔离性能。目前，针对上述问题还没有有效的解决方法。发明内容
[0005] 本申请旨在提供一种互连介质层的制作方法、互连介质层和互连层的制作方法，以提高互连介质层中阻挡层和低介电材料层之间的结合强度，进而提高互连介质层的隔离性能。
[0006] 为了实现上述目的，本申请提供了一种互连介质层的制作方法，该制作方法包括以下步骤：形成阻挡层，阻挡层为含硅碳化物；在阻挡层上形成SiC层；对SiC层进行氧化处理，以在SiC层中远离阻挡层的一侧形成SiO2层；在SiO2层上形成低介电材料层。
[0007] 进一步地，上述制作方法中，在形成SiC层的步骤中，形成高度为阻挡层的高度的1/4～1的SiC层。
[0008] 进一步地，上述制作方法中，形成阻挡层之后，采用原位沉积工艺在阻挡层上形成SiC层。
[0009] 进一步地，上述制作方法中，原位沉积工艺的步骤包括：通入有机硅烷和氦气，有机硅烷的流量为100～3000sccm，氦气的流量为100～3000sccm,；进行沉积反应，沉积反应的功率为100～4000w，沉积反应的时间为5～60s。
[0010] 进一步地，上述制作方法中，形成SiO2层的步骤中，形成高度为SiC层的高度的1/4～3/4的SiO2层。
[0011] 进一步地，上述制作方法中，氧化处理为氧等离子体处理。
[0012] 进一步地，上述制作方法中，氧等离子体处理的步骤包括：通入氧气和氦气为载体，氧气的流量为100～3000sccm，氦气的流量为100～3000sccm；进行氧等离子体处理，氧等离子体处理的功率为100～4000w，氧等离子体处理的时间为10～120s。
[0013] 进一步地，上述制作方法中，形成低介电材料层的步骤包括：在SiO2层上形成低介电材料初始层；在低介电材料初始层上形成低介电材料基体层，低介电材料初始层和低介电材料基体层构成低介电材料层。
[0014] 进一步地，上述制作方法中，阻挡层为SiCN或SiC。
[0015] 本申请还提供了一种互连介质层，该互连介质层包括：阻挡层，阻挡层为含硅碳化物；粘结层，设置于阻挡层上，粘结层包括沿远离阻挡层的方向依次设置的SiC层和SiO2层；低介电材料层，设置于粘结层上。
[0016] 进一步地，上述互连介质层中，粘结层的高度为阻挡层的高度的1/4～1。
[0017] 进一步地，上述互连介质层中，SiO2层的高度与SiC层的高度之比为1/3～3。
[0018] 本申请还提供了一种互连层的制作方法，包括形成互连介质层，刻蚀互连介质层以形成通孔，以及在通孔中形成金属层的步骤，其中形成互连介质层的方法为本申请提供的互连介质层的制作方法。
[0019] 应用本申请的技术方案，在阻挡层上形成SiC层，并对SiC层进行氧化处理以在SiC层中远离阻挡层的一侧形成SiO2层，以及在SiO2层上形成低介电材料层。由于SiC层和阻挡层的晶格相匹配，以及SiO2层和低介电材料层的晶格相匹配，从而减小了阻挡层和低介电材料层之间由晶格失配引起的应力，从而提高了阻挡层和低介电材料层之间的结合强度，进而提高了互连介质层的隔离性能。附图说明
[0021] 图1示出了现有互连介质层的剖面结构示意图；
[0022] 图2示出了本申请实施方式所提供的互连介质层的制作方法的流程示意图；
[0023] 图3示出了在本申请实施方式所提供的互连介质层的制作方法中，形成阻挡层后的基体的剖面结构示意图；
[0024] 图4示出了在图3所示的阻挡层上形成SiC层后的基体的剖面结构示意图；
[0025] 图5示出了对图4所示的SiC层进行氧化处理，以在SiC层中远离阻挡层的一侧形成SiO2层后的基体的剖面结构示意图；以及
[0026] 图6示出了在图5所示的SiO2层上形成低介电材料层后的基体的剖面结构示意图。
具体实施方式
[0027] 需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0028] 需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0029] 为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
[0030] 正如背景技术中所介绍的，互连介质层中阻挡层和低介电材料层之间的晶格失配较大，使得阻挡层和低介电材料层之间产生较大的应力，从而降低了SiCN阻挡层和低介电材料层之间的结合强度，进而降低了互连介质层的隔离性能。针对上述问题，本申请的发明人进行研究，提出了一种互连介质层的制作方法。如图2所示，该制作方法包括以下步骤：形成阻挡层，阻挡层为含硅碳化物；在阻挡层上形成SiC层；对SiC层进行氧化处理，以在SiC层中远离阻挡层的一侧形成SiO2层；在SiO2层上形成低介电材料层。
[0031] 上述制作方法中，由于SiC层和阻挡层的晶格相匹配，以及SiO2层和低介电材料层的晶格相匹配，从而减小了阻挡层和低介电材料层之间由晶格失配引起的应力，从而提高了阻挡层和低介电材料层之间的结合强度，进而提高了互连介质层的隔离性能。
[0032] 下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
[0033] 图3至图6示出了本申请提供的互连介质层的制作方法中，经过各个步骤后得到的基体的剖面结构示意图。下面将结合图3至图6，进一步说明本申请所提供的互连介质层的制作方法。
[0034] 首先，形成阻挡层10，该阻挡层10为含硅碳化物，其结构如图3所示。其中，含硅碳化物是指包含硅和碳元素的阻挡材料，同时含硅碳化物中也可以包含其他元素，例如氮等。优选地，阻挡层10为SiCN或SiC。
[0035] 形成上述阻挡层10的工艺可以为化学气相沉积工艺等。当采用化学气相沉积工艺形成SiCN时，一种可选的实施方式中，以有机硅烷和一氧化氮为反应气体，氦气为载气，其中，有机硅烷的流量为100～3000sccm，一氧化氮的流量为100～3000sccm，氦气的流量为100～3000sccm,；沉积反应的功率为100～4000w，沉积反应的时间为10～320s。需要注意的是，上述阻挡层10可以形成于半导体基体上，该半导体基体上可以形成有器件，例如晶体管等。
[0036] 完成形成阻挡层10的步骤之后，在阻挡层10上形成SiC层21，进而形成如图4所示的基体结构。形成上述SiC层21的工艺可以为化学气相沉积工艺等。在一种优选的实施方式中，采用原位沉积工艺在阻挡层10上形成SiC层21。所谓原位沉积工艺是指在形成阻挡层10后，直接在形成阻挡层10的沉积室中通入用于形成SiC层21的反应气体，以在阻挡层10上形成SiC层21。为了进一步提高阻挡层10和低介电材料层30之间的结合强度，在一种优选的实施方式中，在形成上述SiC层21的步骤中形成高度为阻挡层10的高度的1/4～1的SiC层21。
[0037] 上述原位沉积工艺的步骤及工艺参数可以根据实际工艺需求进行设定，在一种优选的实施方式中，采用原位沉积工艺形成SiC层21的步骤包括：通入有机硅烷和氦气，有机硅烷的流量为100～3000sccm，氦气的流量为100～3000sccm,；进行沉积反应，沉积反应的功率为100～4000w，沉积反应的时间为5～60s。其中，有机硅烷是指包含硅和碳元素的有机物，例如四乙氧基硅烷或四甲氧基硅烷等。
[0038] 完成在阻挡层10上形成SiC层21的步骤之后，对SiC层21进行氧化处理，以在SiC层21中远离阻挡层10的一侧形成SiO2层23，进而形成如图5所示的基体结构。经过氧化处理后，SiC层21被氧化形成SiO2。需要注意的是，上述SiO2层23中也可以包含少量碳元素。
[0039] 在一种优选的实施方式中，上述氧化处理为氧等离子体处理。为了进一步提高阻挡层10和低介电材料层30之间的结合强度，在一种优选的实施方式中，形成SiO2层23的步骤中，形成高度为SiC层21的高度的1/4～3/4的SiO2层23。
[0040] 上述氧等离子体处理的步骤及工艺参数可以根据实际工艺需求进行设定，在一种优选的实施方式中，氧等离子体处理的步骤包括：通入氧气和氦气为载体，氧气的流量为100～3000sccm，氦气的流量为100～3000sccm；进行氧等离子体处理，氧等离子体处理的功率为100～4000w，氧等离子体处理的时间为10～120s。
[0041] 完成对SiC层21进行氧化处理，以在SiC层21中远离阻挡层10的一侧形成SiO2层23的步骤之后，在SiO2层23上形成低介电材料层30，进而形成如图6所示的基体结构。上述低介电材料层30是指介电常数小于或等于SiO2的介电材料，例如SiO2或掺杂SiO2(硼掺杂SiO2、磷掺杂SiO2或硼磷掺杂SiO2等)。在一种优选的实施方式中，形成上述低介电材料层30的步骤包括：在SiO2层23上形成低介电材料初始层31；在低介电材料初始层31上形成低介电材料基体层33，且低介电材料初始层31和低介电材料基体层33构成低介电材料层30。
[0042] 形成上述低介电材料层30的工艺可以为化学气相沉积等。当采用化学气相沉积工艺形成SiO2时，一种可选的实施方式中，以有机硅烷和氧前体作为反应气体，氦气为载气，其中有机硅烷的流量为100～3000sccm，氧前体的流量为100～3000sccm，氦气的流量为100～3000sccm，反应温度为600～900℃，反应时间为10～120s。上述有机硅前驱体可以为四乙氧基硅烷或四甲氧基硅烷等，氧前体可以为氧气或臭氧等。
[0043] 同时，本申请还提供了一种互连介质层。如图6所示，该互连介质层包括：阻挡层10，阻挡层10为含硅碳化物；粘结层20，设置于阻挡层10上，粘结层20包括沿远离阻挡层
10的方向上依次设置的SiC层21和SiO2层23；低介电材料层30，设置于粘结层20上。其中，低介电材料层30由低介电材料初始层31和低介电材料基体层33构成。
10的方向上依次设置的SiC层21和SiO2层23；低介电材料层30，设置于粘结层20上。其中，低介电材料层30由低介电材料初始层31和低介电材料基体层33构成。
[0044] 上述互连介质层中，由于SiC层21和阻挡层10的晶格相匹配，以及SiO2层23和低介电材料层30的晶格相匹配，从而减小了阻挡层10和低介电材料层30之间由晶格失配引起的应力，从而提高了阻挡层10和低介电材料层30之间的结合强度，进而提高了互连介质层的隔离性能。
[0045] 为了进一步提高上述阻挡层10和低介电材料层30之间的结合强度，在一种优选的实施方式中，粘结层20的高度为阻挡层10的高度的1/4～1；SiO2层23的高度与SiC层21的高度之比为1/3～3。需要注意的是，上述低介电材料层30是指介电常数小于或等于SiO2的介电材料，例如SiO2或掺杂SiO2(硼掺杂SiO2、磷掺杂SiO2或硼磷掺杂SiO2等)。上述低介电材料层30可以包括一层或多层，在一种可选的实施方式中，低介电材料层30包括沿远离所述粘结层20的方向上依次设置的低介电材料初始层31和低介电材料基体层33。
[0046] 本申请还提供了一种互连层的制作方法，包括形成互连介质层，刻蚀互连介质层以形成通孔，以及在通孔中形成金属层的步骤，其中形成互连介质层的方法为本申请提供的互连介质层的制作方法。通过该制作方法获得的互连介质层中阻挡层和低介电材料层30之间的结合强度得以提高，从而提高了互连介质层的隔离性能，进而提高了互连层的性能。
[0047] 刻蚀上述互连介质层的工艺可以为干法刻蚀，优选为等离子体刻蚀。上述通孔的形状可以根据现有技术进行设定，例如通孔可以为大马士革结构等。上述金属层的材料可以根据现有技术进行设定，例如为Cu等。形成上述金属层的工艺可以为电镀等。上述工艺为本领域现有技术，在此不再赘述。
[0048] 下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
[0049] 下面将结合实施例进一步说明本申请提供的互连介质层的制作方法及互连层的制作方法。
[0050] 实施例1
[0051] 本实施例提供了一种互连层的制作方法，包括形成互连介质层，刻蚀互连介质层以形成具有大马士革形状的通孔，以及在通孔中形成Cu的步骤。其中，形成互连介质层的步骤包括：
[0052] 在半导体基体形成SiCN层，其中SiCN层的高度为60nm；
[0053] 采用原位沉积工艺在SiCN层上形成SiC层，其具体的工艺参数为：有机硅烷的流量为100sccm，氦气的流量为100sccm，沉积反应的功率为100w，沉积反应的时间为60s；所形成SiC层的高度为15nm。
[0054] 对SiC层进行氧等离子体处理，其具体的工艺参数为：氧气的流量为100sccm，氦气的流量为100sccm，氧等离子体处理的功率为100w，氧等离子体处理的时间为120s；所形成SiO2的高度为所形成SiC层的高度的1/4～3/4。
[0055] 在SiO2层上形成高度为300nm的SiO2低介电材料层。
[0056] 实施例1
[0057] 本实施例提供了一种互连层的制作方法，包括形成互连介质层，刻蚀互连介质层以形成具有大马士革形状的通孔，以及在通孔中形成Cu的步骤。其中，形成互连介质层的步骤包括：
[0058] 在半导体基体形成SiCN层，其中SiCN层的高度为60nm；
[0059] 采用原位沉积工艺在SiCN层上形成SiC层，其具体的工艺参数为：有机硅烷的流量为100～3000sccm，氦气的流量为100～3000sccm，沉积反应的功率为100～4000w，沉积反应的时间为5～60s；所形成SiC层的高度为15～60nm；
[0060] 对SiC层进行氧等离子体处理，其具体的工艺参数为：氧气的流量为100～3000sccm，氦气的流量为100～3000sccm，氧等离子体处理的功率为100～4000w，氧等离子体处理的时间为10～120s；所形成SiO2的高度为11nm。
[0061] 在SiO2层上形成高度为300nm的SiO2低介电材料层。
[0062] 实施例2
[0063] 本实施例提供了一种互连层的制作方法，包括形成互连介质层，刻蚀互连介质层以形成具有大马士革形状的通孔，以及在通孔中形成Cu的步骤。其中，形成互连介质层的步骤包括：
[0064] 在半导体基体形成SiCN层，其中SiCN层的高度为60nm；
[0065] 采用原位沉积工艺在SiCN层上形成SiC层，其具体的工艺参数为：有机硅烷的流量为3000sccm，氦气的流量为3000sccm，沉积反应的功率为4000w，沉积反应的时间为5s；所形成SiC层的高度为60nm。
[0066] 对SiC层进行氧等离子体处理，其具体的工艺参数为：氧气的流量为100～3000sccm，氦气的流量为100～3000sccm，氧等离子体处理的功率为100～4000w，氧等离子体处理的时间为10～120s；所形成SiO2的高度为15nm。
[0067] 在SiO2层上形成高度为300nm的SiO2低介电材料层。
[0068] 实施例3
[0069] 本实施例提供了一种互连层的制作方法，包括形成互连介质层，刻蚀互连介质层以形成具有大马士革形状的通孔，以及在通孔中形成Cu的步骤。其中，形成互连介质层的步骤包括：
[0070] 在半导体基体形成SiCN层，其中SiCN层的高度为60nm；
[0071] 采用原位沉积工艺在SiCN层上形成SiC层，其具体的工艺参数为：有机硅烷的流量为1200sccm，氦气的流量为1500sccm，沉积反应的功率为2000w，沉积反应的时间为20s；所形成SiC层的高度为50nm。
[0072] 对SiC层进行氧等离子体处理，其具体的工艺参数为：氧气的流量为1200sccm，氦气的流量为1500sccm，氧等离子体处理的功率为2000w，氧等离子体处理的时间为15s；所形成SiO2的高度为25nm。
[0073] 在SiO2层上形成高度为300nm的SiO2低介电材料层。
[0074] 对比例1
[0075] 本对比例提供了一种互连层的制作方法，包括形成互连介质层，刻蚀互连介质层以形成具有大马士革形状的通孔，以及在通孔中形成Cu的步骤。其中，形成互连介质层的步骤包括：
[0076] 在半导体基体形成SiCN层，其中SiCN层的高度为60nm；
[0077] 在SiCN层上形成高度为300nm的SiO2低介电材料层。
[0078] 测试：通过测试实施例1至4和对比例1所得到的互连层中的漏电流，以表征互连层中互连介质层的隔离效果。测试方法为：在互连层上施加测试电压，测试电压从0V至30V，每次增加1V；同时测量互连层之间的漏电流，并取平均值。测试结果请见表1。
[0079] 表1.
[0080]漏电流(平均值/A)
实施例1 3.4×10-9
实施例2 3.5×10-9
实施例3 3.2×10-9
实施例4 2.6×10-9
对比例1 7.6×10-8
实施例1 3.4×10-9
实施例2 3.5×10-9
实施例3 3.2×10-9
实施例4 2.6×10-9
对比例1 7.6×10-8
[0081] 从表1可以看出，实施例1至5得到的互连层的漏电流在2.6×10-9～3.5×10-9-8之间，而对比例1得到的互连层的漏电流为7.6×10 A。可见，实施例1至5得到的互连层的漏电流明显小于对比例1中的漏电流，从而可以推断实施例1至5得到的互连层中互连介质层的隔离效果优于对比例1得到的互连层中互连介质层。
[0082] 从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：在阻挡层上形成SiC层，并对SiC层进行氧化处理以在SiC层中远离阻挡层的一侧形成SiO2层，以及在SiO2层上形成低介电材料层。由于SiC层和阻挡层的晶格相匹配，以及SiO2层和低介电材料层的晶格相匹配，从而减小了阻挡层和低介电材料层之间由晶格失配引起的应力，从而提高了阻挡层和低介电材料层之间的结合强度，进而提高了互连介质层的隔离性能。
[0083] 以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
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