半导体器件和制备半导体器件的方法
阅读：26发布：2020-09-18
专利汇可以提供半导体器件和制备半导体器件的方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种 半导体 器件和制备半导体器件的方法。该半导体器件包括：第一 硅 层(110；210)；第一介质层(120；220)，位于该第一硅层(110；210)上面，该第一介质层(120；220)包含窗口(121；221)，该第一介质层(120；220)的窗口(121；221)底部的横向尺寸不超过20nm；III-V族半导体层(130；230)，位于该第一介质层(120；220)上面以及该第一介质层(120；220)的窗口(121；221)内，并在该第一介质层(120；220)的窗口(121；221)内与该第一硅层(110；210)相连。本发明 实施例 的半导体器件中的III-V族半导体材料没有线位错，因而具有较高的性能。，下面是半导体器件和制备半导体器件的方法专利的具体信息内容。
1.一种半导体器件，其特征在于，包括：
第一硅层(110；210)；
第一介质层(120；220)，所述第一介质层(120；220)位于所述第一硅层(110；210)上面，所述第一介质层(120；220)具有窗口(121；221)，所述第一介质层(120；220)的窗口(121；
221)底部的横向尺寸不超过20nm；
III-V族半导体层(130；230)，所述III-V族半导体层(130；230)分布于所述第一介质层(120；220)上面并深入到所述第一介质层(120；220)的窗口(121；221)内，并在所述第一介质层(120；220)的窗口(121；221)内与所述第一硅层(110；210)相连。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一介质层(120；220)的窗口(121；221)为倒锥形或圆柱形。
3.根据权利要求1或2所述的半导体器件，其特征在于，所述第一硅层(110)为硅衬底；
所述半导体器件还包括：
第二硅层(140)，所述第二硅层(140)包含波导，所述第二硅层(140)位于所述第一介质层(120)上面，并且所述第二硅层(140)与所述第一硅层(110)之间的所述第一介质层(120)的部分无窗口，所述第二硅层(140)与所述III-V族半导体层(130)直接或间接相连。
4.根据权利要求1或2所述的半导体器件，其特征在于，所述第一硅层(210)包含波导，所述第一介质层(220)的窗口(221)位于所述波导的上面；
所述半导体器件还包括：
第二介质层(240)和第三硅层(250)，所述第三硅层(250)为硅衬底，所述第二介质层(240)位于所述第一硅层(210)下方，所述第三硅层(250)上方。
5.根据权利要求1至4中任一项所述的半导体器件，其特征在于，所述III-V族半导体层(130；230)，包括缓冲层(131；231)、有源区(134；234)、隔层(133；233)、N型掺杂过渡层(132；232)和P型掺杂过渡层(135；235)；
所述半导体器件还包括N电极(160；260)和P电极(170；270)，所述N电极(160；260)与所述N型掺杂过渡层(132；232)相连，所述P电极(170；270)与所述P型掺杂过渡层(135；235)相连。
6.根据权利要求1至4中任一项所述的半导体器件，其特征在于，
所述III-V族半导体层(130；230)，包括缓冲层(131；231)、有源区(134；234)、隔层(133；233)、N型掺杂过渡层(132；232)和P型掺杂过渡层(135；235)；
所述半导体器件还包括N电极(160；260)、P电极(170；270)和增透膜，所述N电极(160；
260)与所述N型掺杂过渡层(132；232)相连，所述P电极(170；270)与所述P型掺杂过渡层(135；235)相连，所述增透膜位于所述III-V族半导体层(130；230)的端面。
7.根据权利要求1至4中任一项所述的半导体器件，其特征在于，
所述III-V族半导体层(130；230)包括N区(136；236)、P区(137；237)和本征区(138；
238)；
所述半导体器件还包括N电极(160；260)和P电极(170；270)，所述N电极(160；260)与所述N区(136；236)相连，所述P电极(170；270)与所述P区(137；237)相连。
8.根据权利要求1或2所述的半导体器件，其特征在于，
所述III-V族半导体层(130)为所述晶体管的沟道材料；
所述半导体器件还包括源极(181)、漏极(182)、栅极(183)和栅介质层(184)，所述源极(181)、所述漏极(182)和所述栅介质层(184)与所述III-V族半导体层(130)相连，所述栅极(183)与所述栅介质层(184)相连。
9.一种制备半导体器件的方法，其特征在于，包括：
以图形模板为掩膜对绝缘体上的硅SOI的硅层进行刻蚀，所述SOI包括硅衬底，硅衬底上的介质层和介质层上的硅层，在暴露出介质层时，停止刻蚀，去除图形模板，得到具有窗口的硅层；
以具有窗口的硅层为模板对介质层进行刻蚀，在暴露出硅衬底时，停止刻蚀，去除具有窗口的硅层，得到具有窗口的介质层，其中，介质层的窗口底部的横向尺寸不超过20nm；
在介质层的窗口内生长半导体材料，形成缓冲层，在所述缓冲层上继续生长半导体材料，得到半导体层。
10.根据权利要求9所述的方法，其特征在于，所述图形模板为多孔氧化铝膜或者极紫外曝光显影后的光刻胶。
11.根据权利要求9或10所述的方法，其特征在于，所述半导体材料为III-V族半导体材料。
12.根据权利要求9至11中任一项所述的方法，其特征在于，所述半导体材料包含预设量的掺杂材料。
13.根据权利要求9至12中任一项所述的方法，其特征在于，在所述以图形模板为掩膜对绝缘体上的硅SOI的硅层进行刻蚀之前，所述方法还包括：
在所述图形模板的部分区域上遮挡光刻胶，以便于遮挡区域下的硅层不被刻蚀。
14.根据权利要求13所述的方法，其特征在于，所述方法还包括：
在没有被刻蚀的硅层中制备波导。
15.一种制备半导体器件的方法，其特征在于，包括：
在绝缘体上的硅SOI的硅层中制备波导，其中，所述SOI包括硅衬底，硅衬底上的第一介质层和第一介质层上的硅层；
在硅层上形成第二介质层；
以图形模板为掩膜对第二介质层进行刻蚀，在暴露出硅层时，停止刻蚀，去除图形模板，得到具有窗口的第二介质层，其中，第二介质层的窗口底部的横向尺寸不超过20nm；
在第二介质层的窗口内生长半导体材料，形成缓冲层，在所述缓冲层上继续生长半导体材料，得到半导体层。
16.根据权利要求15所述的方法，其特征在于，所述图形模板为多孔氧化铝膜或者极紫外曝光显影后的光刻胶。
17.根据权利要求15或16所述的方法，其特征在于，所述半导体材料为III-V族半导体材料。
18.根据权利要求15至17中任一项所述的方法，其特征在于，所述半导体材料包含预设量的掺杂材料。
19.根据权利要求15至18中任一项所述的方法，其特征在于，所述在绝缘体上的硅SOI的硅层中制备波导，包括：
在硅层中制备脊形波导。
20.根据权利要求19所述的方法，其特征在于，在所述以图形模板为掩膜对第二介质层进行刻蚀之前，所述方法还包括：
在所述图形模板的部分区域上遮挡光刻胶，其中，没有遮挡光刻胶的区域对应脊形波导的位置。
半导体器件和制备半导体器件的方法
技术领域
[0001] 本发明涉及信息技术领域，并且更具体地，涉及半导体器件和制备半导体器件的方法。
背景技术
[0002] 为了提高微处理器的性能，集成电路一直保持小型化和多样化的高速发展，然而缩小的器件尺寸、增加的器件密度也带来了一些不可避免的问题，如信号延迟、互连串扰等。使用电互连介质导致的高功耗和能量浪费逐渐不能满足半导体工业对器件高性能低成本的要求。人们发现，光互连可以有效的解决这些问题并给传统集成电路带来许多新的功能，因此，硅光子学成为了未来光电集成电路的重要研究课题。
[0003] 硅是微电子平台的基石，在光电集成上也是不可或缺的，它具有高集成度、低成本的优势，它的氧化物是优异的绝缘材料，它们的折射率差较高使得可以利用它们进行导光。但是，硅是间接带隙半导体，光吸收和发射的效率很低，同时硅的载流子迁移率也不高，在高速应用上受到限制。相反，III-V族化合物半导体则具有直接带隙结构和高的电子迁移率，其低维系统如多量子阱、量子点等也给光增益带来很多优良性能，对材料成分的调节和低维结构的优化给器件性能参数带来了多样的变化，可以用来制备激光器、太阳能电池等光电器件，高电子迁移率晶体管等电子器件。
[0004] 制备III-V族半导体器件的单片集成技术是在硅衬底上外延生长III-V族材料，进而制备成器件。然而，由于III-V族材料如砷化镓、磷化铟等和硅之间存在很大的晶格失配和热失配，在硅上直接生长III-V族材料会引入高密度的线位错，致使器件性能恶化，可靠性降低。
发明内容
[0005] 本发明实施例提供了一种半导体器件和制备半导体器件的方法，能够提供没有线位错的III-V族半导体器件。
[0006] 第一方面，提供了一种半导体器件，包括：
[0007] 第一硅层；
[0008] 第一介质层，该第一介质层位于该第一硅层上面，该第一介质层具有窗口，该第一介质层的窗口底部的横向尺寸不超过20nm；
[0009] III-V族半导体层，该III-V族半导体层分布于该第一介质层上面并深入到该第一介质层的窗口内，并在该第一介质层的窗口内与该第一硅层相连。
[0010] 结合第一方面，在第一种可能的实现方式中，该第一介质层的窗口为倒锥形或圆柱形。
[0011] 结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，该第一硅层为硅衬底；
[0012] 该半导体器件还包括：
[0013] 第二硅层，该第二硅层包含波导，该第二硅层位于该第一介质层上面，并且该第二硅层与该第一硅层之间的第一介质层的部分无窗口，该第二硅层与该III-V族半导体层直接或间接相连。
[0014] 结合第一方面或第一方面的第一种可能的实现方式，在第三种可能的实现方式中，该第一硅层包含波导，该第一介质层的窗口位于波导的上面；
[0015] 该半导体器件还包括：
[0016] 第二介质层和第三硅层，该第三硅层为硅衬底，该第二介质层位于该第一硅层下方，该第三硅层上方。
[0017] 结合第一方面或第一方面的第一至三种可能的实现方式中的任一种可能的实现方式，在第四种可能的实现方式中，该半导体器件为激光器；
[0018] 该III-V族半导体层包括缓冲层、有源区、隔层、N型掺杂过渡层和P型掺杂过渡层；
[0021] 该III-V族半导体层包括缓冲层、有源区、隔层、N型掺杂过渡层和P型掺杂过渡层；
[0022] 该半导体器件还包括N电极、P电极和增透膜，该N电极与该N型掺杂过渡层相连，该P电极与该P型掺杂过渡层相连，该增透膜位于该III-V族半导体层的端面。
[0023] 结合第一方面或第一方面的第一至三种可能的实现方式中的任一种可能的实现方式，在第六种可能的实现方式中，该半导体器件为光探测器；
[0025] 该半导体器件还包括N电极和P电极，该N电极与该N区相连，该P电极与该P区相连。
[0026] 结合第一方面或第一方面的第一种可能的实现方式，在第七种可能的实现方式中，该半导体器件为晶体管；
[0027] 该III-V族半导体层为该晶体管的沟道材料；
[0028] 该半导体器件还包括源极、漏极、栅极和栅介质层，该源极、该漏极和该栅介质层与该III-V族半导体层相连，该栅极与该栅介质层相连。
[0029] 第二方面，提供了一种制备半导体器件的方法，包括：
[0031] 以具有窗口的硅层为模板对介质层进行刻蚀，在暴露出硅衬底时，停止刻蚀，去除具有窗口的硅层，得到具有窗口的介质层，其中，介质层的窗口底部的横向尺寸不超过20nm；
[0032] 在介质层的窗口内生长半导体材料，形成缓冲层，在缓冲层上继续生长半导体材料，得到半导体层。
[0034] 结合第二方面或第二方面的第一种可能的实现方式，在第二种可能的实现方式中，该半导体材料为III-V族半导体材料。
[0035] 结合第二方面或第二方面的第一或二种可能的实现方式，在第三种可能的实现方式中，该半导体材料包含预设量的掺杂材料。
[0036] 结合第二方面或第二方面的第一至三种可能的实现方式中的任一种可能的实现方式，在第四种可能的实现方式中，在以图形模板为掩膜对SOI的硅层进行刻蚀之前，该方法还包括：
[0037] 在该图形模板的部分区域上遮挡光刻胶，以便于遮挡区域下的硅层不被刻蚀。
[0038] 结合第二方面的第四种可能的实现方式，在第五种可能的实现方式中，该方法还包括：
[0039] 在没有被刻蚀的硅层中制备波导。
[0040] 第三方面，提供了一种制备半导体器件的方法，包括：
[0041] 在SOI的硅层中制备波导，其中，该SOI包括硅衬底，硅衬底上的第一介质层和第一介质层上的硅层；
[0042] 在硅层上形成第二介质层；
[0043] 以图形模板为掩膜对第二介质层进行刻蚀，在暴露出硅层时，停止刻蚀，去除图形模板，得到具有窗口的第二介质层，其中，第二介质层的窗口底部的横向尺寸不超过20nm；
[0044] 在第二介质层的窗口内生长半导体材料，形成缓冲层，在缓冲层上继续生长半导体材料，得到半导体层。
[0045] 结合第三方面，在第一种可能的实现方式中，该图形模板为多孔氧化铝膜或者极紫外曝光显影后的光刻胶。
[0046] 结合第三方面或第三方面的第一种可能的实现方式，在第二种可能的实现方式中，该半导体材料为III-V族半导体材料。
[0047] 结合第三方面或第三方面的第一或二种可能的实现方式，在第三种可能的实现方式中，该半导体材料包含预设量的掺杂材料。
[0048] 结合第三方面或第三方面的第一至三种可能的实现方式中的任一种可能的实现方式，在第四种可能的实现方式中，在绝缘体上的硅SOI的硅层中制备波导，包括：
[0049] 在硅层中制备脊形波导。
[0050] 结合第三方面的第四种可能的实现方式，在第五种可能的实现方式中，在以图形模板为掩膜对第二介质层进行刻蚀之前，该方法还包括：
[0051] 在该图形模板的部分区域上遮挡光刻胶，其中，没有遮挡光刻胶的区域对应脊形波导的位置。
[0053] 为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0054] 图1是根据本发明一个实施例的半导体器件的结构示意图。
[0055] 图2是根据本发明另一实施例的半导体器件的结构示意图。
[0056] 图3是根据本发明一个实施例的激光器的结构示意图。
[0057] 图4是根据本发明一个实施例的光放大器的结构示意图。
[0058] 图5是根据本发明一个实施例的探测器的结构示意图。
[0059] 图6是根据本发明另一实施例的探测器的结构示意图。
[0060] 图7是根据本发明一个实施例的晶体管的结构示意图。
[0061] 图8是根据本发明一个实施例的晶体管在单片上集成的结构示意图。
[0062] 图9是根据本发明另一实施例的半导体器件的结构示意图。
[0063] 图10是根据本发明另一实施例的激光器的结构示意图。
[0064] 图11是根据本发明另一实施例的光放大器的结构示意图。
[0065] 图12是根据本发明另一实施例的探测器的结构示意图。
[0066] 图13是根据本发明另一实施例的探测器的结构示意图。
[0067] 图14是根据本发明一个实施例的制备半导体器件的方法的示意性流程图。
[0068] 图15是根据本发明一个实施例的制备半导体器件的方法的不同阶段的半导体器件的示意图。
[0069] 图16是根据本发明另一实施例的制备半导体器件的方法的示意性流程图。
[0070] 图17是根据本发明另一实施例的制备半导体器件的方法的不同阶段的半导体器件的示意图。
具体实施方式
[0071] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都应属于本发明保护的范围。
[0072] 应理解，本发明实施例中的术语“第一”和“第二”仅仅是为了区分不同的内容，不对本发明实施例做其他限定。
[0073] 图1示出了根据本发明一个实施例的半导体器件100的结构示意图。如图1所示，该半导体器件100包括第一硅层110，第一介质层120和III-V族半导体层130。
[0074] 第一硅层110为硅衬底。
[0075] 第一介质层120位于第一硅层110上面。第一介质层120的材料可以为氧化硅或氮化硅或它们的混合物。
[0076] 第一介质层120具有窗口121，窗口121底部的横向尺寸不超过20nm。窗口121的数量不限定，可以随半导体器件100的尺寸的大小而不同。
[0077] III-V族半导体层130分布于第一介质层120上面并深入到第一介质层120的窗口121内。III-V族半导体层130在第一介质层120的窗口121内与第一硅层110相连。
[0078] III-V族半导体层130可以通过先在窗口121内生长III-V族半导体材料，再继续在第一介质层120上面生长III-V族半导体材料得到。III-V族半导体材料可以包括以下的一种或多种：
[0079] 磷化铝(AlP)、磷化镓(GaP)、磷化铟(InP)、砷化铝(AlAs)、砷化镓(GaAs)、砷化铟(InAs)、锑化铝(AlSb)、锑化镓(GaSb)、锑化铟(InSb)、氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)以及它们三元和四元的化合物。
[0080] 在本发明实施例中，第一介质层120的窗口121底部的横向尺寸不超过20nm，也就是说，III-V族半导体层130与第一硅层110的接触面在任意方向上的尺寸不超过20nm，这样，窗口121内的III-V族半导体材料(即接触面处的III-V族半导体材料)没有线位错。也就是说，本发明实施例的半导体器件是没有线位错的III-V族半导体器件。由于III-V族半导体材料具有直接带隙结构和较高的电子迁移率，能够提高半导体器件性能，因此，本发明实施例的半导体器件具有较高的晶体质量和器件性能。
[0081] 因此，本发明实施例的半导体器件，采用III-V族半导体材料，并且III-V族半导体材料没有线位错，因而具有较高的性能。
[0082] 在本发明实施例中，可选地，该第一介质层120的窗口121可以为倒锥形或圆柱形。换句话说，本发明实施例只限定窗口121底部的横向尺寸不超过20nm，不限定窗口121的形状，即还可以为其他形状。具体地，在窗口121为倒锥形或圆柱形时，其底部直径不超过
20nm；在窗口121为其他形状时，其底部的横向尺寸在任意方向上不超过20nm。
20nm；在窗口121为其他形状时，其底部的横向尺寸在任意方向上不超过20nm。
[0083] 在本发明实施例中，可选地，如图2所示，该半导体器件100还包括：
[0084] 第二硅层140。
[0085] 第二硅层140位于第一介质层120上面，并且第二硅层140与第一硅层110之间的第一介质层120的部分无窗口。也就是说，第二硅层140位于第一介质层120的无窗口的部分的上面。第二硅层140与III-V族半导体层130直接或间接相连。第二硅层140包含波导，从III-V族半导体层130中输出的光可以耦合进波导中。
[0086] 可选地，该半导体器件100还可以包括填充层150。填充层150用于填充III-V族半导体层130与第二硅层140之间的空隙。例如，可以使用非晶硅等材料填充。
[0088] 图3为本发明一个实施例的激光器的结构示意图。
[0089] 如图3所示，在本实施例中，半导体器件100为激光器。
[0090] 在本实施例中，III-V族半导体层130构成激光器的主体结构，包括缓冲层131、有源区134、隔层133、N型掺杂过渡层132和P型掺杂过渡层135。
[0091] 窗口121内的III-V族半导体材料形成缓冲层131，缓冲层131内的半导体材料没有线位错。
[0092] 激光器的光在有源区134产生并放大。有源区134可以包含多量子阱或量子点，以增强光增益。
[0093] 在本实施例中，该半导体器件100还包括N电极160和P电极170，N电极160与N型掺杂过渡层132相连，P电极170与P型掺杂过渡层135相连。可选地，还可以包括光栅结构。
[0094] 从激光器的主体结构中输出的光耦合进第二硅层140中的波导中。
[0095] 本实施例中的激光器，采用III-V族半导体材料形成激光器的主体结构，并且III-V族半导体材料没有线位错，因此具有较高的性能。
[0096] 图4为本发明一个实施例的光放大器的结构示意图。
[0097] 如图4所示，在本实施例中，半导体器件100为光放大器，也称为半导体光放大器(Semiconductor Optical Amplifier，SOA)。
[0098] 与前述激光器的实施例类似，III-V族半导体层130构成光放大器的主体结构，包括缓冲层131、有源区134、隔层133、N型掺杂过渡层132和P型掺杂过渡层135。
[0099] 窗口121内的III-V族半导体材料形成缓冲层131，缓冲层131内的半导体材料没有线位错。
[0100] 外部进入光放大器的光在有源区134内放大。有源区134可以包含体材料、多量子阱、量子点或量子短线等。
[0101] 在本实施例中，该半导体器件100还包括N电极160、P电极170和增透膜180。N电极160与N型掺杂过渡层132相连，P电极170与该P型掺杂过渡层135相连。增透膜180位于III-V族半导体层130的端面，增透膜也称为减反膜。
[0102] 从光放大器的主体结构中输出的光耦合进第二硅层140中的波导中。
[0103] 本实施例中的光放大器，采用III-V族半导体材料形成光放大器的主体结构，并且III-V族半导体材料没有线位错，因此具有较高的性能。
[0104] 图5和图6为本发明实施例的光探测器的结构示意图。
[0105] 在本实施例中，半导体器件100为光探测器。
[0106] 如图5和图6所示，III-V族半导体层130包括N区136、P区137和本征区138。
[0107] N区136和P区137为掺杂区域。N区136和P区137可以垂直分布(如图5所示)，也可以分布于器件表面(如图6所示)。
[0108] 半导体器件100还包括N电极160和P电极170。N电极160与N区136相连，P电极170与P区137相连。
[0109] 光从第二硅层140中的波导耦合进探测器，从而被探测。
[0110] 本实施例中的光探测器，采用III-V族半导体材料，并且III-V族半导体材料没有线位错，因此具有较高的性能。
[0111] 图7为本发明一个实施例的晶体管的结构示意图。
[0112] 如图7所示，在本实施例中，半导体器件100为晶体管。
[0113] III-V族半导体层130为晶体管的沟道材料，即本发明实施例的晶体管为III-V族半导体晶体管。沟道材料中可以包含量子阱或量子点。
[0114] 半导体器件100还包括源极181、漏极182、栅极183和栅介质层184。源极181、漏极182和栅介质层184与III-V族半导体层130相连，栅极183与栅介质层184相连。
[0115] 本发明实施例的III-V族半导体晶体管可以与Si晶体管单片集成，如图8所示。
[0116] 通过选用不同的III-V族半导体材料作为沟道材料，可以得到多种晶体管。例如，用两种不同带隙材料组成的结作为沟道材料，可以得到高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)，另外还可以得到金属半导体场效应晶体管(Metal-Semiconductor Field Effect Transistor，MESFET)、鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)和调制掺杂场效应晶体管(Modulation Doped Field Effect Transistor，MODFET)等。
[0117] 本实施例中的晶体管，采用III-V族半导体材料，并且III-V族半导体材料没有线位错，因此具有较高的性能。
[0118] 图9示出了根据本发明另一实施例的半导体器件200的结构示意图。如图2所示，该半导体器件200包括第一硅层210，第一介质层220和III-V族半导体层230。
[0119] 第一介质层220位于第一硅层210上面。第一介质层220的材料可以为氧化硅或氮化硅或它们的混合物。
[0120] 第一介质层220具有窗口221，窗口221底部的横向尺寸不超过20nm。窗口221的数量不限定，可以随半导体器件200的尺寸的大小而不同。
[0121] III-V族半导体层230分布于第一介质层220上面并深入到第一介质层220的窗口221内。III-V族半导体层230在第一介质层220的窗口221内与第一硅层210相连。
[0122] III-V族半导体层230可以通过先在窗口221内生长III-V族半导体材料，再继续在第一介质层220上面生长III-V族半导体材料得到。III-V族半导体材料可以包括以下的一种或多种：
[0123] 磷化铝(AlP)、磷化镓(GaP)、磷化铟(InP)、砷化铝(AlAs)、砷化镓(GaAs)、砷化铟(InAs)、锑化铝(AlSb)、锑化镓(GaSb)、锑化铟(InSb)、氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)以及它们三元和四元的化合物。
[0124] 在本发明实施例中，可选地，第一硅层210包含波导，例如，脊形波导。第一介质层220的窗口221位于波导的上面。
[0125] 可选地，半导体器件200还包括：
[0126] 第二介质层240和第三硅层250。
[0127] 第三硅层250为硅衬底。
[0128] 第二介质层240位于第一硅层210下方，第三硅层250上方。第二介质层240的材料与第一介质层220类似，可以为氧化硅或氮化硅或它们的混合物。
[0129] 在本发明实施例中，第一介质层220的窗口221底部的横向尺寸不超过20nm，也就是说，III-V族半导体层230与第一硅层210的接触面在任意方向上的尺寸不超过20nm，这样，窗口221内的III-V族半导体材料(即接触面处的III-V族半导体材料)没有线位错。也就是说，本发明实施例的半导体器件是没有线位错的III-V族半导体器件。由于III-V族半导体材料具有直接带隙结构和较高的电子迁移率，能够提高半导体器件性能，因此，本发明实施例的半导体器件具有较高的晶体质量和器件性能。
[0130] 在本发明实施例中，可选地，该第一介质层220的窗口221可以为倒锥形或圆柱形。换句话说，本发明实施例只限定窗口221底部的横向尺寸不超过20nm，不限定窗口221的形状，即还可以为其他形状。具体地，在窗口221为倒锥形或圆柱形时，其底部直径不超过
20nm；在窗口221为其他形状时，其底部的横向尺寸在任意方向上不超过20nm。
20nm；在窗口221为其他形状时，其底部的横向尺寸在任意方向上不超过20nm。
[0131] 与前述半导体器件100类似，本发明实施例的半导体器件200具体可以为激光器、光放大器、光探测器、晶体管或太阳能电池等。
[0132] 图10为本发明另一实施例的激光器的结构示意图。
[0133] 如图10所示，在本实施例中，半导体器件200为激光器。
[0134] 在本实施例中，III-V族半导体层230构成激光器的主体结构，包括缓冲层231、有源区234、隔层233、N型掺杂过渡层232和P型掺杂过渡层235。
[0135] 窗口221内的III-V族半导体材料形成缓冲层231，缓冲层231内的半导体材料没有线位错。
[0136] 激光器的光在有源区234产生并放大。有源区234可以包含多量子阱或量子点，以增强光增益。
[0137] 在本实施例中，半导体器件200还包括N电极260和P电极270，N电极260与N型掺杂过渡层232相连，P电极270与P型掺杂过渡层235相连。可选地，还可以包括光栅结构。
[0138] 从激光器的主体结构中输出的光耦合进第一硅层210中的波导中。
[0139] 本实施例中的激光器，采用III-V族半导体材料形成激光器的主体结构，并且III-V族半导体材料没有线位错，因此具有较高的性能。
[0140] 图11为本发明另一实施例的光放大器的结构示意图。
[0141] 如图11所示，在本实施例中，半导体器件200为光放大器，也称为半导体光放大器SOA。
[0142] III-V族半导体层230构成光放大器的主体结构，包括缓冲层231、有源区234、隔层233、N型掺杂过渡层232和P型掺杂过渡层235。
[0143] 窗口221内的III-V族半导体材料形成缓冲层231，缓冲层231内的半导体材料没有线位错。
[0144] 外部进入光放大器的光在有源区234内放大。有源区234可以包含体材料、多量子阱、量子点或量子短线等。
[0145] 在本实施例中，该半导体器件200还包括N电极260和P电极270。N电极260与N型掺杂过渡层232相连，P电极270与该P型掺杂过渡层235相连。还包括增透膜，位于III-V族半导体层的端面。
[0146] 从光放大器的主体结构中输出的光耦合进第一硅层210中的波导中。
[0147] 本实施例中的光放大器，采用III-V族半导体材料形成光放大器的主体结构，并且III-V族半导体材料没有线位错，因此具有较高的性能。
[0148] 图12和图13为本发明另一实施例的光探测器的结构示意图。
[0149] 在本实施例中，半导体器件200为光探测器。
[0150] 如图12和图13所示，III-V族半导体层230包括N区236、P区237和本征区238。
[0151] N区236和P区237为掺杂区域。N区236和P区237可以垂直分布(如图12所示)，也可以分布于器件表面(如图13所示)。
[0152] 半导体器件200还包括N电极260和P电极270。N电极260与N区236相连，P电极270与P区237相连。
[0153] 光从第一硅层210中的波导耦合进探测器，从而被探测。
[0154] 本实施例中的光探测器，采用III-V族半导体材料，并且III-V族半导体材料没有线位错，因此具有较高的性能。
[0155] 以上详细描述了本发明实施例的半导体器件，下面详细描述本发明实施例的制备半导体器件的方法。
[0156] 图14示出了本发明一个实施例的制备半导体器件的方法300的示意性流程图。如图14所示，该方法300包括：
[0157] S310，以图形模板为掩膜对SOI(Silicon On Insulator，绝缘体上的硅)的硅层进行刻蚀，该SOI包括硅衬底，硅衬底上的介质层和介质层上的硅层，在暴露出介质层时，停止刻蚀，去除图形模板，得到具有窗口的硅层；
[0158] S320，以具有窗口的硅层为模板对介质层进行刻蚀，在暴露出硅衬底时，停止刻蚀，去除具有窗口的硅层，得到具有窗口的介质层，其中，介质层的窗口底部的横向尺寸不超过20nm；
[0159] S330，在介质层的窗口内生长半导体材料，形成缓冲层，在缓冲层上继续生长半导体材料，得到半导体层。
[0160] 图15是方法300的不同阶段的半导体器件的示意图。如图15所示，绝缘体上的硅(Silicon On Insulator，SOI)包括硅衬底410，介质层420和硅层440。介质层420和硅层440的厚度可根据器件的需要和应用不同而选择不同的厚度。
[0161] 在S310中，先利用图形模板490对SOI的硅层进行刻蚀。
[0162] 可选地，该图形模板490为多孔氧化铝膜或者极紫外曝光显影后的光刻胶。若使用多孔氧化铝膜，则直接将多孔氧化铝膜贴在SOI的硅层440上(如图15中的a所示)。硅层440上面可预先形成一层薄的氧化层，方便后续多孔氧化铝膜的去除。若使用极紫外曝光显影后的光刻胶，则先将光刻胶涂覆在硅层440上，再利用极紫外光刻光源对光刻胶曝光，再经过显影得到图形模板490。
[0163] 在刻蚀前，可在图形模板490的部分区域上遮挡光刻胶(如图15中的b所示)，以便于遮挡区域下的硅层不被刻蚀。
[0164] 通过控制刻蚀参数，可以选择性的对硅层440进行刻蚀，不刻蚀硅层440下面的介质层420。在暴露出介质层420时，停止刻蚀。
[0165] 由于图形模板490对刻蚀束流的阴影效应，在硅层440中会形成孔径逐渐缩小的窗口441，即窗口441的顶部横向尺寸大于底部横向尺寸(如图15中的b所示)。
[0166] 接下来去除图形模板490，得到具有窗口441的图形化硅层440。去除方法可以采用化学方法。
[0167] 在S320中，以具有窗口441的图形化硅层440为模板对介质层420进行刻蚀。在介质层420中形成窗口421(如图15中的c所示)。由于阴影效应，窗口421底部横向尺寸会小于顶部横向尺寸，也就是说，介质层420的窗口421底部横向尺寸相比图形模板490的窗口尺寸会小很多。然后去除未遮挡的硅层(如图15中的d所示)。
[0168] 在S330中，在介质层420的窗口421内选择性生长半导体材料，先形成缓冲层，再在缓冲层上继续生长半导体材料，得到半导体层430(如图15中的e所示)。
[0169] 在生长半导体材料前，先对硅层440剩余的部分进行保护，例如，通过氧化硅或氮化硅等形成介质保护层155。
[0170] 优选地，半导体材料为III-V族半导体材料，例如，可以为以下的一种或多种：
[0171] 磷化铝(AlP)、磷化镓(GaP)、磷化铟(InP)、砷化铝(AlAs)、砷化镓(GaAs)、砷化铟(InAs)、锑化铝(AlSb)、锑化镓(GaSb)、锑化铟(InSb)、氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)以及它们三元和四元的化合物。
[0172] 可选地，生长方法可以包括分子束外延(Molecular Beam Epitaxy，MBE)，化学气相沉积(Chemical Vapor Deposition，CVD)，原子层沉积(Atomic Layer Deposition，ALD)和它们的各种变化，例如，CVD可以包括金属有机化合物化学气相淀积(Metal-Organic Chemical Vapor Deposition，MOCVD)、等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)、低压力化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、超高真空化学气相沉积(Ultra High Vacuum Chemical Vapor Deposition，UHVCVD)、反应等离子体化学汽相淀积(Reactive Plasma Chemical Vapor Deposition，RPCVD)等。
[0173] 可选地，半导体材料还可以包含预设量的掺杂材料，以形成PN或PIN结构。生长的半导体材料可以形成有源区，有源区中可以包含多量子阱或量子点等结构。
[0174] 可选地，该方法300还包括：
[0175] 在没有被刻蚀的硅层中制备波导。
[0176] 如图15中的f所示，在硅层440剩余的部分中制备波导。另外，还需要去除介质保护层155，对留下的空隙进行填充，形成填充层150。例如，可以使用非晶硅等材料填充。
[0177] 由于本发明实施例的制备半导体器件的方法得到的介质层中的窗口的尺寸相比图形模板的窗口尺寸会小很多，因此，可以通过控制图形模板的窗口尺寸在介质层中形成较小的窗口，以达到不同III-V族半导体材料无位错生长的条件。例如，在介质层中形成的窗口底部的横向尺寸不超过20nm，还可以小于10nm，甚至可以不超过2nm。
[0178] 由于本发明实施例的制备半导体器件的方法可以在介质层中形成底部的横向尺寸不超过20nm的窗口，因此，本发明实施例的制备半导体器件的方法制备的半导体器件中的III-V族半导体材料没有线位错，因此，本发明实施例的制备半导体器件的方法能够制备较高性能的半导体器件。
[0179] 本发明实施例的制备半导体器件的方法300可以制备前述本发明实施例的半导体器件100，并且具体地，结合该前述实施例给出的激光器、光放大器、光探测器或晶体管的具体结构，可以制备相应的半导体器件。
[0180] 图16示出了本发明另一实施例的制备半导体器件的方法400的示意性流程图。如图16所示，该方法400包括：
[0181] S410，在SOI的硅层中制备波导，其中，该SOI包括硅衬底，硅衬底上的第一介质层和第一介质层上的硅层；
[0182] S420，在硅层上形成第二介质层；
[0183] S430，以图形模板为掩膜对第二介质层进行刻蚀，在暴露出硅层时，停止刻蚀，去除图形模板，得到具有窗口的第二介质层，其中，第二介质层的窗口底部的横向尺寸不超过20nm；
[0184] S440，在第二介质层的窗口内生长半导体材料，形成缓冲层，在缓冲层上继续生长半导体材料，得到半导体层。
[0185] 图17是方法400的不同阶段的半导体器件的示意图。如图17所示，SOI包括硅衬底510，第一介质层520和硅层540。
[0186] 在S410中，在SOI的硅层540中制备波导，例如，制备脊形波导，如图17中的a所示。
[0187] 在S420中，在具有波导的硅层540上形成第二介质层550。
[0188] S430，利用图形模板590对第二介质层550进行刻蚀。
[0189] 可选地，该图形模板590为多孔氧化铝膜或者极紫外曝光显影后的光刻胶。在刻蚀前，可在图形模板590的部分区域上遮挡光刻胶，其中，没有遮挡光刻胶的区域对应波导的位置(如图17中的b所示)。
[0190] 对第二介质层550进行刻蚀，暴露出硅层540，在第二介质层550上形成窗口551(如图17中的c所示)。
[0191] 由于图形模板590对刻蚀束流的阴影效应，在第二介质层550上形成的窗口551的底部横向尺寸小于顶部横向尺寸大于，因此，可以通过控制图形模板590的窗口尺寸在第二介质层550中形成较小的窗口，例如，形成底部的横向尺寸不超过20nm的窗口。
[0192] 接下来除去光刻胶和图形模板590。
[0193] 在S440中，在第二介质层550的窗口551内选择性生长半导体材料，先形成缓冲层，再在缓冲层上继续生长半导体材料，得到半导体层530(如图17中的d所示)。
[0194] 优选地，半导体材料为III-V族半导体材料，例如，可以为以下的一种或多种：
[0195] 磷化铝(AlP)、磷化镓(GaP)、磷化铟(InP)、砷化铝(AlAs)、砷化镓(GaAs)、砷化铟(InAs)、锑化铝(AlSb)、锑化镓(GaSb)、锑化铟(InSb)、氮化铝(AlN)、氮化镓(GaN)、氮化铟(InN)以及它们三元和四元的化合物。
[0196] 可选地，该半导体材料还可以包含预设量的掺杂材料。
[0197] 由于本发明实施例的制备半导体器件的方法可以在介质层中形成底部的横向尺寸不超过20nm的窗口，因此，本发明实施例的制备半导体器件的方法制备的半导体器件中的III-V族半导体材料没有线位错，因此，本发明实施例的制备半导体器件的方法能够制备较高性能的半导体器件。
[0198] 本发明实施例的制备半导体器件的方法400可以制备前述本发明实施例的半导体器件200，并且具体地，结合该前述实施例给出的激光器、光放大器、光探测器或晶体管的具体结构，可以制备相应的半导体器件。
[0199] 应理解，在本发明的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。
[0200] 本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
[0201] 所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
[0202] 在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。
[0203] 所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本发明实施例方案的目的。
[0204] 另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
[0205] 所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
[0206] 以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
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