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一种极紫外 光刻掩模和其制造方法

阅读：1009发布：2020-05-17

专利汇可以提供一种极紫外光刻掩模和其制造方法专利检索，专利查询，专利分析的服务。并且提供了极紫外光刻 (EUVL)掩模和其制造方法。该方法包括在位于极紫外光刻 (EUVL)掩模的吸收层的边界区域下方的多层反射膜中形成亚分辨率相移光栅。该亚分辨率相移光栅减小了掩模的边界区域的反射率。，下面是一种极紫外光刻掩模和其制造方法专利的具体信息内容。

权利要求

1.一种制造掩模的方法，包括：
在位于极紫外光刻掩模的吸收层的边界区域下方的多层反射膜中形成亚分辨率相移光栅，其中，所述亚分辨相移光栅减小了所述掩模的边界区域的反射率。
2.如权利要求1所述的方法，其中，所述边界区域围绕所述掩模的有效区域，所述方法还包括以用于施加到晶片的图案使位于所述有效区域中的吸收层图案化。
3.如权利要求1所述的方法，其中，形成所述亚分辨率相移光栅包括：
在基板的上表面上形成周期性凹凸；以及
在所述周期性凹凸和所述基板上形成所述多层反射膜的多个层。
4.如权利要求3所述的方法，其中，所述周期性凹凸使非平面形状向上蔓延通过所述多层反射膜的多个层。
5.如权利要求3所述的方法，其中，形成所述周期性凹凸包括在所述基板的与所述边界区域对应的区域中的上表面上形成突出体。
6.如权利要求5所述的方法，其中，所述突出体的尺寸和形状被设定为提供具有大致
180°相移的所述亚分辨率相移光栅。
7.如权利要求1所述的方法，其中，形成所述亚分辨率相移光栅包括：
在基板上形成所述多层反射膜的多个层；
在所述多层反射膜上形成缓冲层；
在所述缓冲层上形成所述吸收层；以及
在所述边界区域形成穿过所述吸收层和所述缓冲层，并进入所述多层反射膜的多个沟槽。
8.如权利要求7所述的方法，其中，所述多个沟槽的尺寸和形状被设定为提供具有大致
180°相移的所述亚分辨率相移光栅。
9.如权利要求1所述的方法，其中，形成所述亚分辨率相移光栅包括：
在基板上形成所述多层反射膜的多个层；
在所述多层反射膜上形成缓冲层；
在所述边界区域形成穿过所述缓冲层并进入所述多层反射膜的多个沟槽；以及在所述多个沟槽和所述缓冲层上形成所述吸收层。
10.如权利要求9所述的方法，其中，所述多个沟槽的尺寸和形状被设定为提供具有大致180°相移的所述亚分辨率相移光栅。
11.如权利要求1所述的方法，还包括形成具有大致180°相移的所述亚分辨率相移光栅，所述亚分辨率相移光栅抑制或消除0级衍射。
12.一种极紫外光刻掩模，包括：
基板；
位于所述基板上的多层反射膜；
位于所述多层反射膜上的缓冲层；以及
位于所述缓冲层上并包括有效区域和边界区域的吸收层，
其中，所述多层反射膜在所述边界区域下方的区域中包括相移光栅；以及所述相移光栅减小了所述掩模的所述边界区域的反射率。
13.如权利要求12所述的掩模，其中：
所述基板的上表面在与所述有效区域对应的区域中基本上是平面的；以及周期性凹凸在所述基板的位于与所述边界区域对应的区域中的上表面上。
14.如权利要求13所述的掩模，其中：
所述多层反射膜的层在与所述有效区域对应的区域中基本上是平面的；以及所述相移光栅包括所述多层反射膜的层的位于与所述边界区域对应的区域中的非平面部分。
15.如权利要求12所述的掩模，其中，所述相移光栅在位于与所述边界区域对应的区域中的所述多层反射膜的层中包括多个沟槽。
16.如权利要求15所述的掩模，其中，所述多个沟槽延伸穿过所述吸收层和所述缓冲层，并进入所述多层反射膜。
17.如权利要求16所述的掩模，还包括位于所述多个沟槽的侧壁上的保护层。
18.如权利要求15所述的掩模，其中，所述多个沟槽延伸穿过所述缓冲层，进入所述多层反射膜，并被所述吸收层覆盖。
19.如权利要求12所述的掩模，其中，所述相移光栅提供大致180°的相移。
20.如权利要求12的所述的掩模，其中，所述相移光栅抑制或消除0级衍射。
21.如权利要求12所述的掩模，其中，所述相移光栅通过相消干涉减小了所述掩模的所述边界区域的反射率。

说明书全文

一种极紫外 光刻掩模和其制造方法

技术领域

[0001] 本发明涉及半导体结构和制造方法，更具体地说，涉及一种用在极紫外光刻技术中的掩模和制造方法。

背景技术

[0002] 光刻技术是一种用于将图案施加到工件表面的技术，例如将电路图案施加到半导体芯片或晶片。传统的光学光刻涉及对其中形成有开口的掩模(即，透射式掩模)施加电磁辐射，使得通过开口的光或辐射被施加到工件表面上涂覆有辐射敏感物质(即，光刻胶)的区域。然而，由于可用于透射式掩模的电磁辐射波长，这样的传统光学光刻达到了其分辨率极限。

[0003] 用于更高分辨率的光刻技术的新兴候选方法使用极紫外(EUV)光将图案成像在晶片区域上。极紫外光的波长在约10nm至20nm，尤其约13.4nm至13.5nm的范围内。极紫外光刻(EUVL)技术采用反射式掩模而不是透射式掩模，因为在这样小的波长的极紫外光易于被用在透射式掩模中的材料吸收。

[0004] 极紫外光刻掩模包括布置在超低膨胀(ULE)基板上的反射膜(例如，布拉格反射体)和位于反射膜上的吸收体材料的图案。曝光光相对于掩模的垂直方向以例如约5或6度的浅角(shallow angle)入射在掩模上。一些入射光被反射膜反射，而一些入射光被吸收体材料吸收，从而产生最终被施加在晶片区域上的光的预定图案，例如，在晶片上的光刻胶中曝光图案。

[0005] 吸收体材料的图案和反射膜的曝光部分包含在极紫外光刻掩模的有效区域(active area)(还称为主图案(primary pattern)、图案区域、像场等)中。极紫外光刻掩模还包括由围绕有效区域的、约2-3mm宽的吸收体材料带构成的边界区域(还称为黑色边界区域(black border area))。相同的极紫外光刻掩模可连续地使用许多次，以在单个晶片的不同区域(例如不同裸芯)上提供相同的光的预定图案，当单独的图案被曝光在晶片表面上时，边界区域用于隔离单独的图案。

[0006] 为了提供期望的图案尺寸精度，用在极紫外光刻掩模中的吸收体材料层的厚度通常被限制为小于提供对入射极紫外光的完全吸收的厚度。因此，一些入射极紫外光被反射，即使在掩模的由吸收体材料覆盖的区域也如此。例如，极紫外光刻掩模的吸收体材料的反射率在约1-3％的范围内。

[0007] 极紫外光刻掩模中该不可忽略的吸收体材料反射率产生来自一个曝光的不需要的反射进入邻近曝光裸芯的外围的可能。这指的是黑色边界反射率(black border reflectivity)，以及是吸收体材料反射率和掩模母版掩蔽(REMA)叶片(reticle masking blade)的位置的函数，掩模母版掩蔽叶片用在扫描曝光机中，以将光限制在有效区域内。极紫外光刻系统的反射特性要求将掩模母版掩蔽叶片被放置在掩模前方。为了适应掩模母版掩蔽叶片位置的可能变化和掩模母版掩蔽叶片不能位于掩模像面中的事实，提供了掩模母版掩蔽叶片到有效区域的边缘的投射距离(standoff distance)。因此，一些入射极紫外光照射到在围绕有效区域的边界区域处的吸收材料上。这导致所谓的黑色边界反射，其中，从该边界区域反射的光促成对邻近曝光裸芯而言不需要的强度(intensity)。而且，因为掩模母版掩蔽叶片不位于掩模焦平面中，所以观察到关于黑色边界反射的半阴影，或半影(penumbra)，空间特征(spatial signature)。

[0008] 因此，本领域需要克服上述缺点和局限。

发明内容

[0009] 在本发明的第一方面中，提供了一种制造掩模的方法。该方法包括在位于极紫外光刻(EUVL)掩模的吸收层的边界区域下方的多层反射膜中形成亚分辨率(sub-resolution)相移光栅。亚分辨率相移光栅减小了掩模的边界区域的反射率。

[0010] 在本发明的另一方面中，提供了一种制造掩模的方法，包括在基板的上表面上形成多个突出体。该方法还包括在多个突出体和基板的上表面上形成多层反射膜。该方法另外包括在多层反射膜上形成缓冲层。该方法还包括在缓冲层上形成吸收层。而且，该方法包括以施加到晶片区域的图案使吸收层的有效区域图案化。多个突出体形成在与外部围绕有效区域的边界区域对应的区域中。

[0011] 在本发明的又一方面中，极紫外光刻(EUVL)掩模包括：基板；在基板上的多层反射膜；在多层反射膜上的缓冲层；以及在缓冲层上，并包括有效区域和边界区域的吸收层。多层反射膜包括位于边界区域下方的区域中的亚分辨相移光栅。亚分辨率相移光栅减小了掩模的边界区域的反射率。附图说明

[0012] 在下面的详细说明中，参考多个附图，以本发明的示例性实施例的非限制示例来描述本发明。

[0013] 图1示出极紫外光刻系统的图；

[0014] 图2示出说明CD(临界尺寸)因黑色边界反射而变化的数据；

[0015] 图3示出说明了图1系统的半影效应以及空间特征和半影位置与掩模母版掩蔽叶片的位置的关系的数据，在该示例中示出成像狭缝的左侧和右侧之间的区别；

[0016] 图4示出根据本发明各方面的极紫外光刻掩模；

[0017] 图5示出说明了图4的极紫外光刻掩模如何减少边界区域处的反射的数据；

[0018] 图6-12示出根据本发明各方面的工艺步骤和结构；

[0019] 图13示出对于不同蚀刻深度和吸收体厚度值的黑色边界反射率的减少率，说明了图11的极紫外光刻掩模如何减少边界区域处的反射；

[0020] 图14-16示出根据本发明各方面的工艺步骤和结构；

[0021] 图17示出说明了图16的极紫外光刻掩模如何减少边界区域处的反射的数据；

[0022] 图18示出说明了根据本发明各方面的极紫外光刻掩模如何减少边界区域处的反射的数据；以及

[0023] 图19是用在半导体设计、制造和/或测试中的设计过程的流程图。

具体实施方式

[0024] 本发明涉及半导体结构和制造方法，更具体地说，涉及一种用在极紫外光刻技术中的掩模和制造方法。根据本发明的各方面，位于极紫外光刻的边界区域的反射膜形成有相移结构，该相移结构产生减小边界区域中的极紫外光刻掩模的反射率的相消干涉(destructive interference)。在实施例中，极紫外光刻掩模的多层反射膜形成有使光散射出透镜的亚分辨率相移光栅，从而减小吸收体材料在边界区域处的有效反射率。可通过位于极紫外光刻掩模基板的表面上的、向上蔓延通过多层反射膜的周期性凹凸(periodic roughness)，或者通过蚀刻在多层反射膜顶部的沟槽来提供光栅。在任何情况下，该光栅构造并布置为构成大致180°的相移光栅，其抑制或消除了位于极紫外光刻掩模的边界区域的0级衍射。如此，显著减少了极紫外光刻掩模的边界区域处的入射极紫外光的黑色边界反射。

[0025] 图1示出极紫外光刻系统的简化图，该极紫外光刻系统包括极紫外光刻掩模10和晶片15，光的预定图案投射在晶片上，例如将光刻胶的图案曝光在晶片15上。掩模10包括常规极紫外光刻掩模，该常规极紫外光刻掩模具有布置在基板上的多层反射膜、在有效区域25中的吸收体材料的图案和围绕有效区域25的边界区域30处的连续吸收体材料带。来自光源35的极紫外光被掩模10反射到晶片15上。掩模母版掩蔽(REMA)叶片37位于掩模10的前方，例如位于掩模10的与晶片15相同的一侧。尽管未示出，但是应理解，极紫外光刻系统可包括多个反射镜，其充当掩模10和晶片15之间的缩小光学系统(reduction optics)，缩小光学系统减小由掩模10反射的极紫外光的图案的投射区域(通常以4∶1的比例)，并将极紫外光的反射图案引导至晶片15上。

[0026] 如图1所示，一些入射到掩模10的极紫外光在边界区域30处反射。该边界反射能够使光被施加到晶片15的位于目标有效区域45以外的区域40。对于具有反射率约为1-3％的吸收体材料的掩模10而言，由于来自邻近的裸芯(例如，相邻的目标有效区域45)的反射光，该边界反射能够导致约2-8nm的CD(临界尺寸)误差。这导致在产品裸芯(product die)的边缘附近的非期望的临界尺寸变化，如图2绘制的数据所示。

[0027] 特别地，图2示出与单个裸芯对应的三幅图，在单个裸芯中，临界尺寸由竖直轴表示，狭缝位置由水平轴表示。从图2中可看出，临界尺寸在最左和最右的狭缝位置处变化明显，该临界尺寸因来自掩模10的边界区域30的边界反射而变化。

[0028] 图3说明了图1所示系统中的REMA叶片37的半影效应。特别地，图3示出对于左侧和右侧狭缝位置，临界尺寸与狭缝位置的关系曲线图。因为REMA叶片37不在掩模焦平面中，所以产生了关于黑色边界反射的半阴影或半影、空间特征。图3中的数据说明了从左侧到右侧狭缝位置，来自REMA叶片37的半影的位置不均匀。

[0029] 图4示出根据本发明各方面的极紫外光刻掩模100。在实施例中，掩模100包括布置在基板110上的多层反射膜105(在本文中指的是ML105)。尽管可使用本发明范围内的任何适合材料，但是基板110可由例如超低膨胀钛硅酸盐玻璃(titanium silicate glass)构成。ML105包括具有交替折射率的多层材料，用于当所述层的周期约为用于成像系统的辐射的波长的一半时，提供共振反射(resonant reflectivity)。在示例性实施方式中，ML105包括交替的钼(Mo)层和硅(Si)层，它们以约2至5nm的厚度交替地成层，但是可以使用本发明范围内的其它材料和厚度。ML105可包括任何适合数量的Si层和Mo层，例如约30至80对Mo/Si层。

[0030] 由钌构成的缓冲层115形成在ML105的顶层上，但是可以使用其它材料，例如氮化钽(TaN)、二氧化硅(SiO2)、碳(C)和这些材料的混合物。如图4所示，吸收层120布置在缓冲层115上，用于吸收层120的材料对处于成像系统所使用的波长的辐射有吸收性，并可被选择性地蚀刻。吸收层120可由任何适合的材料或合成物构成，例如镍(Ni)、钴镍合金(CoNi)、钽(Ta)、氮化钽(TaN)和钽硼氮化物(tantalum boron nitride)(TaBN)。

[0031] 仍参见图4，掩模100包括由边界区域130围绕的有效区域125。有效区域125是掩模100的区域，在该区域中，可使用常规半导体加工技术(例如，掩蔽和选择性地蚀刻吸收层
120的材料)来使吸收层120图案化。如本领域一般技术人员所理解的，在位于有效区域125的吸收层120中生成的图案限定出设置在位于极紫外光刻系统中的晶片上的裸芯位置的光图案。同样地，任何期望的图案可设置在有效区域125中。边界区域130包括吸收层120的相对宽的带，其围绕有效区域125。在实施例中，边界区域130具有约2-3mm的宽度“W”，但是仍可使用本发明范围内的任何适合的宽度。

[0032] 如图4进一步示出，以及根据本发明的各方面，ML105的位于边界区域130中的吸收层120下方的部分形成有亚分辨率相移光栅135。在实施例中，通过在与边界区域130对应的区域中，在基板110表面上形成周期性凹凸140来提供光栅135。因此，光栅135通过在具有周期性凹凸140的基板110上形成多层ML105而形成。

[0033] 根据本发明的各方面，周期性凹凸140构造并布置成使得光栅135构成大致180°的相移光栅，该光栅通过相消干涉抑制或基本消除入射极紫外光的0级衍射。例如，可使用位于基板110表面上的多个间隔开的突出体145来提供周期性凹凸140。结合掩模100和成像系统的其它参数来确定突出体145的尺寸和突出体145之间的间距，以达到光栅135的期望的180°相移属性。而且，可使用任何适合的制造技术来形成突出体145，例如在基板110的顶表面上沉积一层材料并使其图案化，或者通过在基板110的顶表面中蚀刻多个沟槽(例如，矩形沟槽或锯齿形图案)。

[0034] 图5示出说明与不具有光栅的类似极紫外光刻掩模相比，根据本发明各方面的包括光栅135的掩模100如何减小边界反射的曲线图150和表格155。在曲线图150中，x轴表示位于边界区域130处的吸收层120的厚度，y轴表示晶片上的边界反射光的强度。曲线151与具有光栅135的掩模对应，而曲线152与不具有光栅的掩模对应。表格155示出与曲线图150相同的数据，吸收层120的厚度在第一行156中，相应强度在第二行157和第三行158中，由光栅135提供的强度减小的百分比在第四行159中。从图5中可看出，根据本发明各方面的具有光栅135的极紫外光刻掩模在边界区域呈现减少的反射。如此，本发明的实施方式减少了黑色边界反射，这减小了临界尺寸变化，改进了极紫外光刻系统中的空间尺寸。

[0035] 图6-9示出形成图4所示掩模100的各工艺步骤和相应结构。如图6所示，包括突出体145的周期性凹凸140形成在基板110的上表面。在实施例中，通过在基板110的顶表面上沉积一层材料(例如，钌(Ru)或石英)，在该材料上形成并图案化掩模(例如，在该材料上形成、曝光和显影一层光刻胶)，使用图案化的掩模选择性地蚀刻所述材料，然后移除所述掩模(例如，剥除光刻胶)来形成突出体145。对于在基板110的顶部形成附加材料并使其图案化的替代，可通过在基板中蚀刻沟槽来形成突出体，例如使用掩模和定时蚀刻来实现期望的深度。

[0036] 如本文中所说明的，无论是通过在基板中沉积材料还是蚀刻沟槽来形成，均可基于在多层堆叠中实现180°相移光栅来确定突出体145的高度，180°相移光栅抑制或消除0级衍射。在设计用于0.25数值孔径、13.5nm波长的极紫外成像系统的实施例中，每个突出体145具有约2nm的高度“h”和约60nm的宽度“w”，并且每个突出体145之间存在约60nm的间距“s”，但是也可以使用本发明范围内的其它尺寸，其中，为了实现180°亚分辨相移光栅，确定这种尺寸。基板110的除了周期性凹凸140区域的剩余部分具有小于约0.15nm rms、优选小于约0.1nm rms的平滑表面。

[0037] 如图7所示，ML105形成在基板110上。在实施例中，ML105包括交替的Mo层和Si层，每层具有约2至5nm的厚度，但是仍可以使用本发明范围内的其它适合材料和/或厚度。可使用诸如离子束沉积(IBD)(例如离子束溅射)的任何适合的工艺来形成ML105的各层。在ML105中可存在任何数量的层，例如30至80对Mo/Si层。ML105的各层形成在周期性凹凸140上，引起在ML105中产生光栅135，因为周期性凹凸140不平坦向上蔓延通过ML105的各层。

[0038] 如图8所示，缓冲层115形成在ML105上，吸收层120形成在缓冲层115上。在实施例中，缓冲层115包括具有约2-5nm厚度的Ru膜，但是也可以使用本发明范围内的其它适合的材料和/或厚度。缓冲层115可通过诸如离子束沉积(IBD)(例如离子束溅射)的任何适合的工艺来形成。在实施例中，吸收层120包括具有约40-90nm厚度的TaBN膜，但是也可使用本发明范围内的其它适合的材料和/或厚度。吸收层120可通过任何适合的工艺来形成，例如磁控溅射(magnetron sputtering)。图8所示结构称为掩模坯件(mask blank)。

[0039] 如图9所示，吸收层120可在有效区域125中被图案化。可使用常规半导体制造技术来使吸收层120图案化。例如，硬掩模层170(例如硅的氧化物)可形成在吸收层120上，抗蚀层形成在硬掩模层170上，并以随后转印给吸收层120的期望特征将该抗蚀层图案化。可使用例如氟基化学，穿过图案化的抗蚀层蚀刻硬掩模层170。然后，可利用另一适于吸收层120材料的蚀刻穿过图案化的硬掩模层170蚀刻吸收层120，可使用常规方法移除硬掩模层170。任何期望的图案可设置在吸收层120中。

[0040] 图10-12示出根据本发明各附加方面的各工艺步骤和相应结构。在实施例中，可通过在边界区域下方的多层反射体中形成适当尺寸和间隔开的沟槽而在极紫外光刻掩模中形成180°相移结构。特别地，图10示出掩模200，其包括形成在基板110上的ML105、缓冲层115和吸收层120。掩模200不包括周期性凹凸(例如，周期性凹凸140)，使得ML105未以参考图6-9所述的方式而设置有光栅135。可使用与参考图6-9所述的材料和制造技术类似的材料和制造技术形成图10所示的ML105、缓冲层115和吸收层120。

[0041] 如图11所示，多个沟槽205形成在掩模200的边界区域130中。沟槽205延伸穿过吸收层120和缓冲层115，进入ML105。可使用常规半导体制造工艺来形成沟槽205，例如在吸收层120上形成硬掩模，使该硬掩模图案化，以及对各吸收层120、缓冲层115和ML105执行不同的蚀刻。在特别的示例性实施例中，使用Cl2/O2/He反应离子蚀刻(RIE)蚀刻ML105，但是本发明范围内的任何适合的蚀刻化学也可用于各层。

[0042] 在实施例中，基于在位于边界区域130的ML105中生成180°相移，确定每个沟槽205的宽度和深度以及沟槽205之间的间距。在设计用于0.25的数值孔径、13.5nm波长的极紫外成像系统的示例性实施方式中，每个沟槽205具有约60nm的宽度和约100nm的深度，相邻沟槽205之间的间距为约60nm，但是本发明不限于这些值，可以使用任何适合的亚分辨率尺寸。沟槽205可在有效区域125中的吸收层120图案化之前或之后形成在边界区域130中。

[0043] 如图12所示，保护膜245可形成在沟槽205的侧壁上，以保护ML105的暴露的材料。例如可使用氧化工艺来形成该膜。

[0044] 图13是说明与不具有沟槽205的类似极紫外光刻掩模相比，根据本发明各方面的包括沟槽205的掩模200如何减少边界反射的表格255。表格255示出根据沟槽205的蚀刻深度和吸收层120的厚度的，具有沟槽205的掩模200和不具有沟槽的常规掩模的来自边界区域的反射光的强度的减少率。

[0045] 图14-16示出根据本发明又一方面的各工艺步骤和相应结构。特别地，图14示出掩模300，其包括形成在基板110上的ML105和形成在ML105上的缓冲层115。掩模300不包括周期性凹凸(例如周期性凹凸140)，使得ML105未以参考图6-9所述的方式而设置有光栅135。可使用与参考图6-9所述的材料和制造技术类似的材料和制造技术形成图14所示的ML105和缓冲层115。

[0046] 仍参见图14，在形成吸收层之前，在缓冲层115和ML105中蚀刻出沟槽305。沟槽305形成在最终会成为掩模300的边界区域130的区域中。沟槽305可以与上述沟槽205类似的方式形成，例如在缓冲层115上形成硬掩模并使其图案化，然后对各缓冲层115和ML105使用适当的蚀刻化学。在实施例中，基于在边界区域130的ML105中产生180°相移来确定每个沟槽305的宽度和深度以及沟槽305之间的间距。在设计用于0.25的数值孔径、13.5nm波长的极紫外成像系统的示例性实施方式中，每个沟槽305具有约60nm的宽度和约100nm的深度，相邻沟槽305之间的间距为约60nm，但是本发明不限于这些值，可以使用任何适合的尺寸。

[0047] 如图15所示，在沟槽305形成之后，吸收层120形成在缓冲层115上。在实施例中，吸收层120封闭(例如密封)每个沟槽305的顶部。可使用与参考图6-9所述的材料和制造技术类似的材料和制造技术形成吸收层120。如图16所示，吸收层120的有效区域125例如可以本文中已经描述的方式来图案化。

[0048] 图17是说明与不具有沟槽305的类似极紫外光刻掩模相比，根据本发明各方面的包括沟槽305的掩模300如何减少边界反射的表格355。表格355示出根据沟槽305的蚀刻深度和吸收层120的厚度的，具有沟槽305的掩模300和不具有沟槽的常规掩模的来自边界区域的反射光的强度的减少率。

[0049] 图18示出一曲线图，比较常规极紫外光刻掩模(线400)、如图6-9所述构造并布置的极紫外光刻掩模100(线401)、如图10-12所述构造并布置的极紫外光刻掩模200(线402)和如图14-16所述构造并布置的极紫外光刻掩模300(线403)的边界反射。

[0050] 图19是在半导体设计、制造和/或测试中使用的设计过程的流程图。图19示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程900的方块图。设计流程900包括用于处理设计结构或器件以产生上述以及图4、6-12和14-16中示出的设计结构和/或器件的逻辑上或其他功能上的等同代表物的过程、机器和/或机制。由设计流程900处理和/或产生的设计结构可以在机器可读传输装置或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上被执行或以其他方式被处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等同代表物。机器包括但不限于用于IC设计过程(例如设计、制造或仿真电路、组件、器件或系统)的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备(例如电子束直写仪)、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等同代表物编程到任何介质中的任何机器(例如，用于对可编程门阵列进行编程的机器)。

[0051] 设计流程900可随被设计的代表物类型而不同。例如，用于构建专用IC(ASIC)的设计流程900可不同于用于设计标准组件的设计流程900，或不同于用于将设计实例化到可编程阵列(例如，由 Inc.或 Inc.提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA))中的设计流程900。

[0052] 图19示出了多个此类设计结构，其中包括优选地由设计过程910处理的输入设计结构920。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑上等同的功能代表物的逻辑仿真设计结构。设计结构920还可以或替代地包括数据和/或程序指令，所述数据和/或程序指令在由设计过程910处理时，生成硬件器件的物理结构的功能代表物。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计(ECAD)生成设计结构920。当编码在机器可读数据传输装置、门阵列或存储介质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块访问和处理，以仿真或以其他方式在功能上表示例如图4、6-12，和14-16中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可以包括文件或其他数据结构，其包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言(HDL)设计实体或遵循和/或兼容低级HDL设计语言(例如Verilog和VHDL)和/或高级设计语言(例如C或C++)的其他数据结构。

[0053] 设计过程910优选地采用和结合硬件和/或软件模块，所述模块用于综合、转换或以其他方式处理图4、6-12和14-16中示出的组件、电路、器件或逻辑结构的设计/仿真功能等同物，以生成可以包含设计结构(例如设计结构920)的网表980。网表980例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的引线、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表980可以使用迭代过程综合，其中网表980被重新综合一次或多次，具体取决于器件的设计规格和参数。对于在此所述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。附加地或替代地，所述介质可以是可在其上经由因特网或其他适合的联网手段传输和中间存储数据包的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。

[0054] 设计过程910可以包括用于处理包括网表980在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件930内并包括一组常用元件、电路和器件，其中包括给定制造技术(例如，不同的技术节点，32纳米、45纳米、90纳米等)的模型、布图和符号代表物。所述数据结构类型还可包括设计规格940、特征数据950、检验数据960、设计规则970和测试数据文件985，其可以包括输入测试模式、输出测试结果和其他测试信息。设计过程910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的普通技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程910中使用的可能机械设计工具和应用的范围。设计过程910还可包括用于执行诸如定时分析、检验、设计规则检查、布局和布线(place and route)操作之类的标准电路设计过程的模块。

[0055] 设计过程910采用和结合逻辑和物理设计工具(例如HDL编译器)以及仿真建模工具以便与任何附加的机械设计或数据(如果适用)一起处理设计结构920连同示出的部分或全部支持数据结构，从而生成第二设计结构990。

[0056] 设计结构990以用于机械设备和结构的数据交换的数据格式(例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式)驻留在存储介质或可编程门阵列上。类似于设计结构920，设计结构990优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输装置或数据存储介质上，并且在由ECAD系统处理时生成图4、6-12和14-16中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等同的形式。在一个实施例中，设计结构990可以包括在功能上仿真图4、6-12和14-16中示出的器件的编译后的可执行HDL仿真模型。

[0057] 设计结构990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式(例如以GDSII(GDS2)、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息)。设计结构990可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、引线、金属级别、通路、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图4、6-12和14-16中示出的器件或结构所需的任何其他数据。设计结构990然后可以进入阶段995，例如，在阶段995，设计结构990：进入流片(tape-out)，被发布到制造公司、被发布到掩模室(mask house)、被发送到其他设计室，被发回给客户等。

[0058] 上述方法用于集成电路芯片制造。制造者可以以未加工的晶片形式(即，作为具有多个未封装芯片的单晶片)、作为裸芯片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装(例如，引线固定到母板的塑料载体或其他更高级别的载体)或多芯片封装(例如，具有一个或两个表面互连或掩埋互连的陶瓷载体)来安装芯片。在任何情况下，所述芯片然后都作为(a)中间产品(如母板)或(b)最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。

[0059] 出于示例目的给出了对本发明的各种实施例的描述，但所述描述并非旨在是穷举的或限于所公开的各实施例。在不偏离所描述的实施例的范围和精神的情况下，对于本领域的普通技术人员而言，许多修改和变化都将是显而易见的。在此使用的术语的选择是为了最佳地解释各实施例的原理、实际应用或对市场中存在的技术的技术改进，或者使本领域的其他普通技术人员能够理解在此公开的各实施例。

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