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极紫外(EUV)光刻掩模

阅读:239发布:2020-05-11

专利汇可以提供极紫外(EUV)光刻掩模专利检索,专利查询,专利分析的服务。并且本 发明 涉及极紫外(EUV) 光刻 掩模。本公开涉及 半导体 结构,更具体地,涉及极紫外(EUV)光刻掩模及其制造方法。该EUV掩模结构包括:反射层;位于所述反射层上的 覆盖 材料;位于所述 覆盖层 上的 缓冲层 ;位于所述缓冲层上交替吸收体层;以及位于所述交替吸收体层顶部上的覆盖层。,下面是极紫外(EUV)光刻掩模专利的具体信息内容。

1.一种极紫外掩模结构,包括:
反射层;
位于所述反射层上的覆盖材料;
位于所述覆盖层上的缓冲层
位于所述缓冲层上交替吸收体层;以及
位于所述交替吸收体层的顶部上的覆盖层。
2.根据权利要求1所述的极紫外掩模结构,其中所述反射层为Mo/Si,所述覆盖材料为Ru。
3.根据权利要求1所述的极紫外掩模结构,其中所述缓冲层是Ta材料的吸收体层。
4.根据权利要求3所述的极紫外掩模结构,其中所述缓冲层是TaN或TaBN材料。
5.根据权利要求1所述的极紫外掩模结构,其中所述交替吸收体层包括基于Ni和Ta的材料。
6.根据权利要求1所述的极紫外掩模结构,其中Ni直接沉积在所述缓冲层上,并且所述缓冲层直接沉积在所述覆盖材料上。
7.根据权利要求1所述的极紫外掩模结构,其中所述交替吸收体层中的每一个具有约
1nm至10nm的厚度。
8.根据权利要求7所述的极紫外掩模结构,其中所述交替吸收体层中的每一个具有约
2nm至4nm的厚度。
9.一种极紫外掩模结构,包括:
Mo/Si的多层反射层;
直接位于所述多层反射层上的覆盖材料;
直接位于所述反射层上的缓冲层;
位于所述缓冲层上的基于Ni的材料和基于Ta的材料的交替吸收体层;以及位于所述交替吸收体层的顶部上的覆盖层。
10.根据权利要求9所述的极紫外掩模结构,其中所述覆盖材料是Ru。
11.根据权利要求9所述的极紫外掩模结构,其中所述缓冲层是基于Ta的材料。
12.根据权利要求9所述的极紫外掩模结构,其中所述交替吸收体层包括与所述Ni层交替的基于Ta的层。
13.根据权利要求12所述的极紫外掩模结构,其中Ni直接沉积在所述缓冲层上。
14.根据权利要求9所述的极紫外掩模结构,其中所述交替吸收体层中的每一个具有约
1nm至10nm的厚度。
15.根据权利要求14所述的极紫外掩模结构,其中所述交替吸收体层中的每一个具有约2nm至4nm的厚度。
16.根据权利要求15所述的极紫外掩模结构,其中所述交替吸收体层是成对的层。
17.根据权利要求15所述的极紫外掩模结构,其中所述交替吸收体层和所述缓冲层的总厚度为约25nm至约45nm。
18.一种方法,包括:
直接在反射层上形成覆盖材料;
直接在所述覆盖材料上形成缓冲层;
在所述缓冲层上形成基于Ni的材料和基于Ta的材料的交替吸收体层;
在最上面的基于Ta的吸收体层上形成抗蚀剂;以及
选择性地蚀刻所述缓冲层和所述交替吸收体层以形成图案。
19.根据权利要求18所述的方法,其中所述最上面的基于Ta的吸收体层防止镍扩散到所述抗蚀剂中。
20.根据权利要求19所述的方法,其中所述缓冲层在Ni的所述交替吸收体层的选择性蚀刻期间保护所述反射层。

说明书全文

极紫外(EUV)光刻掩模

技术领域

[0001] 本公开涉及半导体结构,更特别地,涉及极紫外(EUV)光刻掩模及其制造方法。

背景技术

[0002] 极紫外光刻(EUV)是使用例如13.5nm的极紫外(EUV)波长的下一代光刻技术。更具体地,对于许多关键层级,图案化较小的技术节点的光刻图案化将需要EUV光刻。因为EUV扫描器中的所有光学元件必须是反射性的,所以EUV光掩模必须以与其法线成一定度被照射。EUV掩模的非正交照射导致:(i)垂直于入射光束的线的遮蔽;(ii)导致通过焦点的图案移动的远心误差的出现;以及(iii)由掩模中的反射多层涂层的变迹引起的图像对比度损失。
[0003] EUV反射掩模由沉积在覆盖的多层反射器(例如,Mo/Si)之上的图案化的吸收体(absorber)(例如,TaN、TaBN)构成。图案化的吸收体需要非常厚,以保持EUV反射率等于或低于~2%,这是高图像对比度所需要的。基于常规的吸收体的最小厚度是50至70nm。然而,这个厚度增加了遮蔽效应,特别是当光束以与法线成大约6度的入射角被引导到反射器时。发明内容
[0004] 在本公开的一方面,一种极紫外掩模结构包括:反射层;位于所述覆盖层上的覆盖材料;位于所述反射层上的缓冲层;位于所述缓冲层上交替吸收体层;以及位于所述交替吸收体层的顶部上的覆盖层。
[0005] 在本公开的一方面,一种极紫外掩模结构包括:Mo/Si的多层反射层;直接位于所述多层反射层上的覆盖材料;直接位于所述覆盖材料上的缓冲层;位于所述缓冲层上的基于Ni的材料和基于Ta的材料的交替吸收体层;以及位于所述交替吸收体层的顶部上的覆盖层。
[0006] 在本公开的一方面,一种方法包括:直接在反射层上形成覆盖材料;直接在所述反射层上形成缓冲层;在所述缓冲层上形成基于Ni的材料和基于Ta的材料的交替吸收体层;在最上面的基于Ta的吸收体层上形成抗蚀剂;以及选择性地蚀刻所述缓冲层和所述交替吸收体层以形成图案。
附图说明
[0007] 通过本公开的示例性实施例的非限制性实例并参考所述多个附图,在以下详细描述中描述本公开。
[0008] 图1示出了根据本公开的方面的EUV掩模以及相应的制造工艺。
[0009] 图2示出了根据本公开的方面的具有抗蚀剂层的EUV掩模以及相应的制造工艺。
[0010] 图3示出了根据本公开的方面的图案化的EUV掩模以及相应的制造工艺。
[0011] 图4示出了根据本公开的方面的EUV掩模,其中入射光从反射表面反射。

具体实施方式

[0012] 本公开涉及半导体结构,更具体地,涉及极紫外(EUV)光刻掩模及其制造方法。更具体地,本公开涉及具有薄吸收体层和缓冲层的EUV掩模,其提供在掩模上的高度吸收的图案化的吸收体(与常规系统相比)。有利地,本文公开的EUV掩模显著降低EUV特定问题(包括例如遮蔽效应)的严重性。
[0013] 本公开的EUV掩模可以使用多种不同的工具以多种方式来制造。一般而言,方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(IC)技术中采用了用于制造本公开的EUV掩模的方法,即,技术。例如,该结构可以建立在晶片上,并且以通过光刻工艺被图案化的材料膜来实现。特别地,EUV掩模的制造使用三个基本构建:(i)将薄膜材料沉积在衬底上,(ii)通过光刻成像在膜的顶部施加图案化的掩模,以及(iii)选择性地将膜蚀刻到掩模。
[0014] 图1示出根据本公开的方面的EUV掩模以及相应的制造工艺。在实施例中,EUV掩模100包括沉积在反射基层105之上的覆盖层110。在实施例中,覆盖层110是通过例如化学气相沉积(CVD)工艺的常规沉积工艺沉积的Ru覆盖层。反射基层105可以是其上具有反射涂层的Mo/Si。
[0015] 仍然参考图1,缓冲层115沉积在覆盖层110上。在实施例中,缓冲层115是TaN,作为示例,其可以通过例如CVD的常规沉积方法沉积至约1nm至20nm的厚度。缓冲层115也可以是将位于Ru覆盖层110与随后形成的例如Ni层120的吸收体层之间的其他吸收体材料。在实施例中,缓冲层115可以是其他的例如TaBN的基于Ta的材料,任何这些材料在随后的蚀刻工艺期间用于保护下面的反射基层105。
[0016] 在实施例中,使用例如CVD的常规沉积方法在缓冲层115上沉积基于Ni的材料和基于Ta的材料的交替吸收体层。例如,在缓冲层115上沉积Ni层120,然后沉积例如覆盖层的TaN层125、Ni层130和TaN层135。本领域技术人员应该理解,可以存在更多或更少的交替吸收体材料层,例如,1至10对。此外,在实施例中,层120、125、130、135中的每一个可以被沉积至约1nm至10nm,优选地在2nm至4nm之间的厚度。在实施例中,层115、120、125、130、135的总厚度可以在约25nm至45nm或更小的范围内,更优选地例如在15nm至40nm的范围内,这将为EUV掩模100提供有效的吸收。此外,在实施例中,Ni层120、130的厚度将防止Ni材料的结晶化并且还允许控制膜应
[0017] 如在图2中进一步所示,抗蚀剂材料140沉积在上覆盖层135上。在实施例中,抗蚀剂材料140可以是包括例如硬掩模材料和抗反射涂层的已知抗蚀剂材料的叠层。上覆盖层135将防止镍从Ni层130(例如,最上面的Ni层)扩散到抗蚀剂层140中。如本领域技术人员应该理解的,Ni可以扩散到抗蚀剂中并防止抗蚀剂被洗掉。
[0018] 图3示出了根据本公开的方面的图案化掩模以及相应的制造工艺。在实施例中,形成在上覆盖层135上方的抗蚀剂层140暴露于能量(光)以形成图案(开口)。将使用例如反应离子蚀刻(RIE)的具有选择性化学(chemistry)的蚀刻工艺来在吸收体层120、125、130、135和缓冲层115中形成一个或多个图案145。在实施例中,F或CL2的化学可以用于图案化(蚀刻)基于Ta的材料,例如,层115、125和135;而更具侵蚀性的化学的CH4被用于图案化(蚀刻)基于Ni的材料,例如,层120、130。本领域技术人员应该认识到,缓冲层115在更侵蚀性的Ni蚀刻期间将保护下面的层105、110。以这种方式,在例如Ni层120的吸收体层的图案化期间,反射基底层105将不会被损坏。在图案化之后,可以通过常规的灰化工艺或其他已知的剥离剂(stripant)去除抗蚀剂140。
[0019] 图4示出了根据本公开的方面的EUV掩模,其中入射光从反射表面反射。如该表示所示,6°的入射EUV光将从层105的表面反射,其中由降低高度的吸收体层120、125、130、135的吸收引起较小的遮蔽效应。以这种方式,EUV掩模100将降低EUV特定问题的严重性,包括例如遮蔽效应和对比度损失。
[0020] 如上所述的方法制造出的掩模用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式(即,作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下,芯片被安装在单芯片封装(诸如塑料载体中,其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中,其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下,芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成,作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品,从玩具和其他低端应用,到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
[0021] 本公开的各种实施例的描述已为了示例的目的而给出,但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下,许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进,或者使本技术领域的其他普通技术人员能理解本文公开的实施例。
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