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用于 半导体器件的图案化方法和由此产生的结构

阅读：25发布：2020-10-09

专利汇可以提供用于半导体器件的图案化方法和由此产生的结构专利检索，专利查询，专利分析的服务。并且本发明的实施例提供了一种半导体器件以及形成半导体器件的方法。该方法包括在目标层上方形成第一掩模层，在第一掩模层上方形成多个间隔件，在多个间隔件上方形成第二掩模层，并图案化第二掩模层以形成第一开口，其中，在平面图中，开口的主轴在与多个间隔件中的间隔件的主轴垂直的方向上延伸。该方法还包括在开口中沉积牺牲材料，图案化牺牲材料，使用多个间隔件和图案化的牺牲材料蚀刻第一掩模层，使用蚀刻的第一掩模层蚀刻目标层以在目标层中形成第二开口，并且用导电材料填充目标层中的第二开口。，下面是用于半导体器件的图案化方法和由此产生的结构专利的具体信息内容。

权利要求

1.一种形成半导体器件的方法，包括：
在目标层上方形成第一掩模层；
在所述第一掩模层上方形成多个间隔件；
在所述多个间隔件上方形成第二掩模层并且图案化所述第二掩模层以形成第一开口，其中，在平面图中，所述开口的主轴在与所述多个间隔件中的间隔件的主轴垂直的方向上延伸；
在所述开口中沉积牺牲材料；
图案化所述牺牲材料；
使用所述多个间隔件和图案化的所述牺牲材料蚀刻所述第一掩模层；
使用蚀刻的所述第一掩模层蚀刻所述目标层，以在所述目标层中形成第二开口；以及用导电材料填充位于所述目标层中的所述第二开口。
2.根据权利要求1所述的方法，其中，图案化所述牺牲材料包括使用极紫外光刻工艺或浸没式曝光工艺图案化所述牺牲材料。
3.根据权利要求1所述的方法，其中，所述多个间隔件中的相邻间隔件之间的间隙具有
85.5nm或更小的节距。
4.根据权利要求1所述的方法，其中，所述牺牲材料包括相对于用于形成所述第一掩模层的材料具有高蚀刻选择性的无机材料。
5.根据权利要求1所述的方法，其中，所述牺牲材料是金属氧化物、无机氧化物或金属氮化物。
6.根据权利要求1所述的方法，还包括：平坦化所述牺牲材料，其中，在所述平坦化之后，所述牺牲材料的顶面与所述多个间隔件的顶面齐平。
7.一种形成半导体器件的方法，包括：
在第二覆盖层上方形成第一覆盖层，所述第二覆盖层位于第一掩模层上方，所述第一掩模层位于介电层上方；
在所述第一覆盖层中图案化开口，所述开口具有目标宽度；
用第一材料填充所述开口以形成掩蔽元件；
在所述第一覆盖层上方形成第二掩模层，并且图案化所述第二掩模层以形成第一掩模，所述第一掩模包括多个开口；
使用所述第一掩模和所述掩蔽元件蚀刻所述第一覆盖层和所述第二覆盖层，其中，所述掩蔽元件防止所述第二覆盖层的部分被蚀刻；
通过所述第二覆盖层图案化所述第一掩模层以形成第二掩模；
通过所述第二掩模图案化所述介电层，所述介电层的图案化暴露位于所述介电层下面的导电部件；以及
在所述介电层中形成导线，所述导线接触所述导电部件。
8.根据权利要求7所述的方法，其中，所述开口的目标宽度等于：
2X+S+2×(Z^2+V^2)^0.5；
其中，2X是虚拟布局中的所述开口的目标宽度，S是偏置范围2S的一半，Z是切口宽度变化2Z的一半，并且V限定线切口在实际位置和计划位置之间的容差。
9.一种半导体器件，包括：
介电层；
电源导轨，延伸穿过所述介电层，其中，所述电源导轨的侧壁包括一个或多个扭结；
第一组互连线，位于所述电源导轨第一侧上且位于所述介电层中；以及第二组互连线，位于所述电源导轨第一侧上且位于所述介电层中，其中，所述一个或多个扭结的第一扭结横向地定位在所述第一组互连线和所述第二组互连线之间。
10.根据权利要求9所述的器件，其中，所述第一组互连线和所述第二组互连线之间的间隔是85.5nm或更小。

说明书全文

用于半导体器件的图案化方法和由此产生的结构

技术领域

[0001] 本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其形成方法。

背景技术

[0002] 随着半导体器件不断地按比例缩小，各种处理技术(例如，光刻)适用于允许制造尺寸越来越小的器件。例如，随着栅极的密度增加，器件中各种部件(例如，上面的互连部件)的制造工艺适用于与器件部件的按比例缩小整体地兼容。然而，随着半导体工艺越来越小的工艺窗口，这些器件的制造已经接近并且甚至超过光刻设备的理论极限。随着半导体器件不断缩小，器件的元件之间的期望间距(即节距)小于可使用传统的光学掩模和光刻设备制造的节距。

发明内容

[0003] 根据本发明的一个方面，提供了一种形成半导体器件的方法，包括：在目标层上方形成第一掩模层；在所述第一掩模层上方形成多个间隔件；在所述多个间隔件上方形成第二掩模层并且图案化所述第二掩模层以形成第一开口，其中，在平面图中，所述开口的主轴在与所述多个间隔件中的间隔件的主轴垂直的方向上延伸；在所述开口中沉积牺牲材料；图案化所述牺牲材料；使用所述多个间隔件和图案化的所述牺牲材料蚀刻所述第一掩模层；使用蚀刻的所述第一掩模层蚀刻所述目标层，以在所述目标层中形成第二开口；以及用导电材料填充位于所述目标层中的所述第二开口。

[0004] 根据本发明的另一个方面，提供了一种形成半导体器件的方法，包括：在第二覆盖层上方形成第一覆盖层，所述第二覆盖层位于第一掩模层上方，所述第一掩模层位于介电层上方；在所述第一覆盖层中图案化开口，所述开口具有目标宽度；用第一材料填充所述开口以形成掩蔽元件；在所述第一覆盖层上方形成第二掩模层，并且图案化所述第二掩模层以形成第一掩模，所述第一掩模包括多个开口；使用所述第一掩模和所述掩蔽元件蚀刻所述第一覆盖层和所述第二覆盖层，其中，所述掩蔽元件防止所述第二覆盖层的部分被蚀刻；通过所述第二覆盖层图案化所述第一掩模层以形成第二掩模；通过所述第二掩模图案化所述介电层，所述介电层的图案化暴露位于所述介电层下面的导电部件；以及在所述介电层中形成导线，所述导线接触所述导电部件。

[0005] 根据本发明的又一个方面，提供了一种半导体器件，包括：介电层；电源导轨，延伸穿过所述介电层，其中，所述电源导轨的侧壁包括一个或多个扭结；第一组互连线，位于所述电源导轨第一侧上且位于所述介电层中；以及第二组互连线，位于所述电源导轨第一侧上且位于所述介电层中，其中，所述一个或多个扭结的第一扭结横向地定位在所述第一组互连线和所述第二组互连线之间。附图说明

[0006] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

[0007] 图1、图2、图3、图4、图5、图6、图7、图8、图9、图10和图11示出根据一些实施例的制造半导体器件的各个中间阶段的截面图。

[0008] 图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A和图22B示出根据一些实施例的制造半导体器件的各个中间阶段的截面图和平面图。

[0009] 图23和图24示出根据一些实施例的制造半导体器件的各个中间阶段的截面图；

[0010] 图25A和图25B示出根据一些实施例的制造半导体器件的中间阶段的截面图和平面图。

[0011] 图26是根据一些实施例的方法的流程图。

[0012] 图27、图28、图29和图30示出根据一些实施例的半导体器件的平面图。

[0013] 图31是根据一些实施例的处理系统的框图。

[0014] 图32是根据一些实施例的半导体器件的平面图。

[0015] 图33A-图33B是根据一些实施例的虚拟布局和半导体器件的平面图。

[0016] 图34至图43是根据一些实施例的制造半导体器件的中间阶段的截面图。

[0017] 图44A、图44B、图45A和图45B是根据一些实施例的制造半导体器件的中间阶段的截面图和平面图。

[0018] 图46和图47是根据一些实施例的制造半导体器件的中间阶段的截面图。

[0019] 图48是根据一些实施例的方法的流程图。

具体实施方式

[0020] 以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

[0021] 而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

[0022] 根据一些实施例提供了一种半导体器件和形成半导体器件的方法。在一些实施例中，实施图案化工艺以图案化位于半导体器件的目标层中的线。使用光刻图案化介电层以形成间隔件。在间隔件上方形成图案化的牺牲材料(有时称为反向材料)。图案化的牺牲材料可以包括无机材料，并且通过在掩模中图案化开口(暴露图案化线的选定区的开口)以及使用合适的膜沉积工艺(诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)等)在开口中沉积无机材料来形成。在形成牺牲材料之后，通过在牺牲材料中形成开口来图案化牺牲材料。间隔件和牺牲材料用于图案化下面的掩模层，该掩模层继而用于图案化目标层。下面的目标层可以是用于各种目的的层。例如，目标层可以是低k介电层，其中，使用掩模层来图案化开口。后续地，可以在低k介电层的开口中填充导电材料以限定互连线，其中，通过图案化的牺牲材料限定具有线切口的互连线。互连线可以具有精细(fine)节距，和/或一个或多个线切口可以具有细节距，和/或可以使用简化的图案化工艺形成具有细节距的互连线和线切口。例如，可以使用单个图案化工艺来图案化目标层以形成具有一个或多个线切口的细节距互连线以图案化目标层。因为在单个图案化工艺中图案化目标层，和/或使用本文所述的简化工艺，所以可以实现图案的提高的准确度并且可以降低制造成本。例如，如果在两个或多个不同的工艺中蚀刻目标层102，例如，由于难以精确地对准蚀刻掩模与待蚀刻的期望部分，则实际蚀刻到目标层102中的图案可能不同于期望的图案。当使用单个蚀刻步骤和/或如本文所述简化的图案化工艺蚀刻目标层102时，提高的准确度是可能的。这样，具有多个线切口的多个互连线可以形成为具有相同的尺寸或大致相同的尺寸，这允许更好地控制互连线的电阻。额外地，由于简化的处理，可能会降低制造成本。

[0023] 在一些实施例中，本文所述的工艺可以用于形成电源导轨和具有较窄的电源导轨的金属岛结构，金属岛具有大致类似的尺寸和/或与其他组的金属岛良好对准的金属岛组。由于用于形成电源导轨和金属岛的工艺，所形成的电源导轨中可能存在扭结(kinks)。扭结可能会降低至电源导轨的接触件的可靠性。为了避免扭结，可以在“无接触件区”的外部形成至电源导轨的接触件，其中电源导轨的边缘处可能存在扭结。

[0024] 在一些实施例中，互连线可具有一个或多个线切口，其中，线切口可指互连线的两个相邻部分之间的物理分隔。可以在形成互连线之后通过物理地去除互连线的部分来形成线切口。可选地，可以以由于用于形成互连线的工艺而在形成互连线之后存在线切口的方式形成互连线。在一些器件中，多个相邻互连线可以在互连线的中间部分中的相同位置中具有线切口。可以以在线切口之后留下一个或多个互连线的不期望部分的方式制备线切口。例如，可以在相邻互连线组的相同位置中形成线切口。相邻互连线组中的互连线可以连接至通孔，其中，通孔位于比距离由线切口形成的线边缘的最小距离更大的位置处，并且互连线的位于由线切口形成的线边缘与通孔之间的部分在特定设计中可能不是必需的或期望的。不从半导体器件去除不必要或不期望的互连线可能是不利的，例如，因为器件的RC性能可能降低，和/或由不必要的线边缘消耗的间隔可能不期望地增加半导体器件的尺寸或占用面积。在一些实施例中，可以从正在形成的半导体器件去除线端，从而改善半导体器件的RC性能，和/或减小器件所需的尺寸或占用面积。

[0025] 图1至图25B示出根据一些示例性实施例的在位于半导体器件100上的目标层102中形成部件的中间阶段的截面图和/或平面图。目标层102是根据本发明的实施例的其中将形成图案的层。在一些实施例中，半导体器件100处理为较大晶圆的部分。在这种实施例中，在形成半导体器件100的各种部件(例如，有源器件、互连结构等)之后，可以对位于晶圆的各个管芯之间的划线区应用分割工艺，以便将各个半导体管芯从晶圆分离(也称为分割)。

[0026] 在一些实施例中，目标层102是金属间介电(IMD)层。在这种实施例中，目标层102包括低k介电材料，其中，例如，该低k介电材料的介电常数(k值)低于3.8、低于约3.0或低于约2.5。在可选实施例中，目标层102是包括具有高于3.8的k值的高k介电材料的IMD层。利用实施例工艺可以在目标层102中图案化开口，并且可以在开口中形成导线和/或通孔，如下所述。

[0027] 在一些实施例中，目标层102是半导体衬底。半导体衬底可以由诸如硅、硅锗等的半导体材料形成。在一些实施例中，半导体衬底为诸如晶体硅衬底、晶体硅碳衬底、晶体硅锗衬底、III族-V族化合物半导体衬底等的晶体半导体衬底。半导体衬底可以用实施例工艺进行图案化，并且后续的工艺步骤可以用于在衬底中形成浅沟槽隔离(STI)区。半导体鳍可以从形成的各STI区之间突出。可以在半导体鳍中形成源极/漏极区，并且可以在鳍的沟道区上方形成栅极介电层和栅电极层，从而形成诸如鳍式场效应晶体管(finFET)的半导体器件。

[0028] 在一些实施例中，目标层102是毯式沉积的诸如金属层或多晶硅层的导电层。可以对目标层102应用实施例图案化工艺，以图案化FinFET的半导体栅极和/或伪栅极。通过使用实施例工艺来图案化导电目标层102，可以减小相邻栅极之间的间隔并且可以增加栅极密度。

[0029] 在图1中，在半导体器件100中形成包括目标层102的膜堆叠件。在一些实施例中，可以在半导体衬底104上方形成目标层102。半导体衬底104可以由诸如掺杂或未掺杂的硅或绝缘体上半导体(SOI)衬底的有源层的半导体材料形成。半导体衬底104可以包括其他半导体材料：包括诸如锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合的合金半导体。还可以使用诸如多层衬底或渐变衬底的其他衬底。可以在半导体衬底104的有源表面中和/或上形成诸如晶体管、二极管、电容器、电阻器等的器件(未示出)。在目标层102是用于形成finFET的半导体衬底的其他实施例中，可以省略半导体衬底104。

[0030] 尽管图1示出目标层102与半导体衬底104物理接触，但是在目标层102和半导体衬底104之间可以设置任何数量的中间层。这种中间层可以包括层间介电(ILD)层(包括低k 电介质并且具有形成在其中的接触插塞)、其他IMD层(具有形成在其中的导线和/或通孔)、一个或多个中间层(例如，蚀刻停止层、粘合层等)、它们的组合等。例如，可以在目标层102下方直接设置可选蚀刻停止层(未示出)。蚀刻停止层可以用作后续对目标层102实施的蚀刻工艺的停止件。用于形成蚀刻停止层的材料和工艺取决于目标层102的材料。在一些实施例中，蚀刻停止层可以由氮化硅、SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其他电介质、它们的组合等形成，并且可以通过等离子体增强化学汽相沉积(PECVD)、低压CVD(LPCVD)、等离子体汽相沉积(PVD)等来形成。也可以使用其他材料和工艺。

[0031] 膜堆叠件还包括形成在目标层102上方的抗反射涂层(ARC)106。在光刻胶层的图案化期间，ARC 106帮助上面的光刻胶层(下面讨论)的曝光和聚焦。在一些实施例中，ARC 106可以由SiON、碳化硅、掺杂有氧(O)和氮(N)的材料等形成。在一些实施例中，ARC 106基本不含氮，并且可以由氧化物形成。在这种实施例中，ARC 106也可以称为无氮ARC(NFARC)。
在一些实施例中，可以选择ARC 106的材料组分以防止反射。可以通过等离子体增强化学汽相沉积(PECVD)、高密度等离子体(HDP)沉积等来形成ARC 106。可使用其他工艺和材料。

[0032] 膜堆叠件还包括形成在ARC 106和目标层102上方的硬掩模层108。硬掩模层108可以由包括金属(例如，氮化钛、钛、氮化钽、钽、掺杂金属的碳化物(例如，碳化钨)等)和/或非金属(例如，氮化硅、氮化硼、碳化硅等)的材料形成。在一些实施例中，可以确定硬掩模层108的材料组分，以相对于例如ARC 106和/或目标层102提供高蚀刻选择性。可以通过PVD、射频PVD(RFPVD)、原子层沉积(ALD)等形成硬掩模层108。可以使用其他工艺和材料。在后续的处理步骤中，使用实施例图案化工艺在硬掩模层108上形成图案。然后硬掩模层108用作用于蚀刻目标层102的蚀刻掩模，其中，硬掩模层108的图案转印至目标层102。

[0033] 在一些实施例中，膜堆叠件还包括形成在硬掩模层108上方的介电层110。在后续处理中，介电层110可用于形成多个间隔件，从而用于图案化目标层(参见图18A至图18B和图19A至图19B)。介电层110可以由诸如硼磷硅酸盐正硅酸乙酯(BPTEOS)或未掺杂的正硅酸乙酯(TEOS)氧化物的氧化硅形成，并且可以通过CVD、ALD、旋涂等形成。可使用其他工艺和材料。

[0034] 在位于介电层110上方的膜堆叠件上形成三层掩蔽层120。三层掩蔽层120包括底层112、位于底层112上方的中间层114以及位于中间层114上方的上部层116。上部层116可以由包括有机材料的光刻胶(例如，光敏材料)形成，并且可以是正性光敏材料或负性光敏材料。在一些实施例中，底层112可以由聚合物形成。底层112也可以是底部抗反射涂(BARC)层或灰化可去除介电(ARD)层(诸如无定形碳)。中间层114可以包括无机材料，其中，无机材料可以是氮化物(诸如氮化硅)、氮氧化物(诸如氮氧化硅)、氧化物(诸如氧化硅)等。中间层114相对于上部层116和底层112具有高蚀刻选择性。可以使用例如旋涂工艺顺序地毯式沉积三层掩蔽层120的各个层。可以使用其他工艺和材料。尽管在此讨论了三层掩蔽层120，但在其他实施例中，三层掩蔽层120实际上可以是单层掩蔽层或双层掩蔽层(例如，仅包括底层112和上部层116而没有中间层114)。所使用的掩蔽层(例如，单层掩蔽层、双层掩蔽层或三层掩蔽层)的类型可取决于用于图案化介电层110的光刻工艺。例如，在极紫外(EUV)光刻工艺中，可以使用单层掩蔽层或双层掩蔽层。

[0035] 在一些实施例中，使用光刻工艺图案化上部层116。后续地，上部层116用作蚀刻掩模，从而用于图案化中间层114(参见图2)。然后中间层114用作蚀刻掩模，从而用于图案化底层112，并且然后底层112用于图案化介电层110(参见图3)。已经观察到，通过使用三层光刻胶(例如，三层光刻胶120)来蚀刻目标层(例如，介电层110)，可以在目标层(例如，介电层110)中实现精细节距图案的精确度提高。

[0036] 使用任何合适的光刻工艺来图案化上部层116以在其中形成开口122。作为在上部层116中图案化开口122的实例，可以在上部层116上方设置光掩模(未示出)。然后可以将上部层116暴露于包括紫外线(UV)或准分子激光(诸如来自氟化氪(KrF)准分子激光的248nm束、来自氟化氩(ArF)准分子激光的193nm束或来自F2准分子激光的157nm束等)的辐射束，同时光掩模掩蔽上部层116的区域。可以使用浸没式光刻系统或极紫外光刻系统来实施顶部光刻胶层的曝光，以提高分辨率且降低最小可实现节距。可以实施一个或多个曝光步骤。可以实施烘焙或固化操作以硬化上部层116，并且可以根据所使用的是正性还是负性抗蚀剂，使用显影剂来去除上部层116的曝光或未曝光部分。开口122在平面图中(未示出)可以具有条形形状。开口122的最小宽度W1可以是约19nm。也可以考虑开口122的其他宽度。

[0037] 参考图2，在图案化上部层116之后，可以在蚀刻工艺中将上部层116的图案转印至中间层114。蚀刻工艺是各向异性的，从而使得上部层116中的开口122延伸穿过中间层114，并且在中间层114中具有与它们在上部层116中相同(或略小)的尺寸。在图2中示出所得到的结构。

[0038] 如图3所示，可以实施蚀刻工艺以将中间层114的图案转印至底层112，从而使开口122延伸穿过底层112。底层112的蚀刻工艺是各向异性的，从而使得中间层114中的开口122延伸穿过底层112并且在底层112中具有与在中间层114中大致相同(或略小)的尺寸。作为蚀刻底层112的部分，可能消耗上部层116。

[0039] 在图4中，使用蚀刻工艺将底层112的图案转印至介电层110。蚀刻工艺是各向异性的，从而使得底层112中的开口122延伸穿过介电层110，并且在介电层110中具有与它们在底层112中相同(或略小)的尺寸。因此，介电层110的剩余部分(例如，介电层110的位于开口122之间的部分)定义间隔件124。在介电层110的蚀刻期间，消耗中间层114，并且可能至少部分地消耗底层112。在当蚀刻介电层110时未完全消耗底层112的实施例中，可以实施灰化工艺以去除底层112的剩余残余物。在图5中描述剩余的结构。在平面图中，间隔件124之间的间隙限定了将在目标层102中形成导线的区域。间隔件124可具有大于或等于30nm的线节距P1。

[0040] 在图6中，在图案化的介电层110上方形成掩蔽层130。掩蔽层130可以包括底层126、中间层128和上部层132。上部层132可以由包括有机材料的光刻胶(例如，光敏材料)形成。上部层132可以是正性光敏材料或负性光敏材料。在一些实施例中，底层126可以是聚合物、底部抗反射涂层(BARC)或灰化可去除介电(ARD)层等。中间层128可以包括无机材料，其中，无机材料可以为氮化物(诸如氮化硅)、氮氧化物(诸如氮氧化硅)、氧化物(诸如氧化硅)等。中间层128相对于上部层132和底层126可以具有高蚀刻选择性。可以使用例如旋涂工艺顺序地毯式沉积掩模层130的各个层。可使用其他工艺和材料。尽管本文讨论了三层掩蔽层
130，但在其他实施例中，掩蔽层130可以是单层掩蔽层或双层掩蔽层(例如，仅包括底层126和上部层132而没有中间层128)。

[0041] 在图7中，使用光刻工艺图案化上部层132以形成开口134。后续地，上部层132用作蚀刻掩模，从而用于图案化中间层128(参见图7)。然后中间层128用作蚀刻掩模，从而用于图案化底层126，并且然后底层126用于限定后续形成的牺牲材料的外围(参见图10-图11)。

[0042] 参考图7，使用任何合适的光刻工艺图案化上部层132，以在其中形成开口134。作为在上部层132中图案化开口134的实例，可以在上部层132上方设置光掩模(未示出)。然后可以将上部层132暴露于包括紫外线(UV)或准分子激光(诸如来自氟化氪(KrF)准分子激光的248nm束、来自氟化氩(ArF)准分子激光的193nm束或来自F2准分子激光的157nm束等)的辐射束，同时光掩模掩蔽上部层132的区域。可以使用浸没式光刻系统或极紫外光刻系统来实施顶部光刻胶层的曝光，以提高分辨率并降低最小可实现节距。可以实施单个曝光步骤或多个曝光步骤。可以实施烘焙或固化操作以硬化上部层132，并且可以根据所使用的是正性还是负性抗蚀剂，使用显影剂去除上部层132的曝光或未曝光部分。

[0043] 参考图8，在图案化上部层132之后，可以在蚀刻工艺中将上部层132的图案转印至中间层128。蚀刻工艺是各向异性的，从而使得上部层132中的开口134延伸穿过中间层128，并且在中间层128中具有与它们在上部层132中大致相同(或略小)的尺寸。在图8中示出所得到的结构。

[0044] 如图9所示，可实施蚀刻工艺以将中间层128的图案转印至底层126，从而使开口134延伸穿过底层126。底层126的蚀刻工艺是各向异性的，从而使得中间层128中的开口134延伸穿过底层126并且在底层126中具有与在中间层128中大致相同(或略小)的尺寸。作为蚀刻底层126的部分，可能消耗上部层132。在图案化底层126之后，开口134可以暴露由剩余的介电层110形成的一个或多个间隔件124。开口134还可以暴露硬掩模层108的在相邻间隔件124之间延伸的部分。

[0045] 在图10中，在开口134中形成牺牲材料136。如下面更详细描述的，在后续处理中，将进一步图案化牺牲材料136，并且图案化的牺牲材料可以用于限定将在目标层102中形成的两个相邻导线之间的线切口。尽管图10描述了在单个开口134中形成牺牲材料，但是在一些实施例中，可以存在多于一个开口134，并且可以在多于一个开口134(例如以形成额外的线切口)中形成牺牲材料。在一些实施例中，可以在位于间隔件124上方且位于硬掩模层108的暴露部分上方的开口134中沉积牺牲材料136。可以沿着中间层128的侧壁并沿着顶面(或者在已经去除中间层128的情况下沿着底层126的顶面)形成牺牲材料。

[0046] 在各个实施例中，牺牲材料136包括无机材料。例如，牺牲材料136可以是诸如氧化钛、氧化钽、氧化硅等的无机氧化物。可以使用诸如氮化硅、碳化硅、金属氮化物、金属氧化物等的其他材料。至少部分地考虑牺牲材料136的材料与用于形成硬掩模层108、中间层128和/或底层126的材料之间的蚀刻选择性，可以选择牺牲材料136。在一些实施例中，无机材料是低温氧化物(LTO)。如本文所使用的，术语“LTO”是指使用相对低的工艺温度(例如，200℃或更低)沉积的氧化物。已经观察到，在这种实施例中，低温沉积工艺不会对底层126造成显著损坏。也可以使用其他材料。

[0047] 可以使用诸如CVD、PVD、ALD、旋涂工艺等的半导体膜沉积工艺来形成牺牲材料136。可以使用其他工艺。半导体膜沉积工艺可以是共形工艺，半导体膜形成在开口134的侧壁和底面上。随着沉积的继续，牺牲材料136中位于开口134相对两个侧壁上的部分合并，从而填充开口。作为半导体膜沉积工艺的结果，牺牲材料136的顶面可以不是平坦的。

[0048] 接下来，在图11中，实施平坦化工艺(例如，化学机械抛光(CMP)、干蚀刻、它们的组合等)以去除牺牲材料136的位于开口134外部的多余部分。在一些实施例(未示出)中，可以继续平坦化工艺，直到中间层128和牺牲材料的与中间层128相邻的部分也被去除。

[0049] 接下来，使用灰化工艺去除中间层128和底层126。在去除底层126之后，牺牲材料136保持且覆盖间隔件124和硬掩模层108的部分。通过去除底层126来暴露其他间隔件124和硬掩模层108的部分。在图12A(截面图)和图12B(平面图)中示出剩余结构。图12A的截面图沿着图12B的平面图中所示的线A-A’。如图12B所示，在平面图中，牺牲材料136形成矩形，其中，该矩形在平面图中具有在与间隔件124的方向大致垂直的方向上延伸的主轴。这样，由牺牲材料136限定的线切口大致垂直于形成在位于相邻间隔件124之间的凹槽中的导线，这导致较宽的覆盖工艺窗口。

[0050] 如图9至图12A至图12B所示，可以至少部分地基于底层126的厚度来确定牺牲材料136的厚度。例如，通过减小底层126的厚度，牺牲材料136的厚度也减小。如下所述，在一些实施例中，如果牺牲材料136具有相对薄的厚度，则可能不必实施后续的平坦化工艺。这样，可能会减少制造成本和时间。

[0051] 在一些实施例中，可以延伸图12A和图12B中所示的牺牲材料136的条的长度，例如以将线切口延伸至额外的导线。尽管在图12B中仅示出一条牺牲材料136，但是在一些实施例中，可以使用上述相同或类似的工艺形成牺牲材料136的额外条，例如以形成额外的线切口。在一些实施例中，可以形成多条牺牲材料136，其中，每条牺牲材料136在与其他条牺牲材料136平行的方向上延伸并且垂直于间隔件124在平面图中延伸的方向。

[0052] 参考图13A至图13B，在间隔件124、硬掩模层108和牺牲材料136上方形成掩蔽层140。掩蔽层140可以包括底层142、中间层144和上部层148。尽管示出三层掩蔽层140，但是在一些实施例中，掩蔽层140可以是如上所述的单层掩蔽层或双层掩蔽层。在一些实施例中，如图14A所示，底层142可以完全覆盖牺牲材料136，并且可以沿着暴露的间隔件124和硬掩模层108延伸。

[0053] 在一些实施例中，上部层148可以由包括有机材料的光刻胶(例如，光敏材料)形成。上部层148可以由正性光敏材料或负性光敏材料形成。在一些实施例中，底层142可以是聚合物、底部抗反射涂层(BARC)和/或灰化可去除介电(ARD)层等。中间层144可以包括无机材料，其中，无机材料可以为氮化物(诸如氮化硅)、氮氧化物(诸如氮氧化硅)、氧化物(诸如氧化硅)等。中间层144相对于上部层148和底层142具有高蚀刻选择性。可以使用例如旋涂工艺顺序地毯式沉积三层掩蔽层140的各个层。可使用其他工艺和材料。

[0054] 在图14A至图14B中，使用光刻工艺图案化上部层148。后续地，上部层148用作蚀刻掩模，从而用于图案化中间层144(参见图15A至图15B)。然后中间层144用作蚀刻掩模，从而用于图案化底层142(参见图16A至图16B)。

[0055] 使用任何合适的光刻工艺(例如前面讨论的程序)对上部层148进行图案化，以在其中形成开口146。例如，可以在上部层148上方设置光掩模(未示出)。然后可以将上部层148暴露于包括紫外线(UV)或准分子激光(诸如来自氟化氪(KrF)准分子激光的248nm束、来自氟化氩(ArF)准分子激光的193nm束或来自F2准分子激光的157nm束等)的辐射束，同时光掩模掩蔽上部层116的区域。可以使用浸没式光刻系统或极紫外光刻系统来实施顶部光刻胶层的曝光，以提高分辨率并降低最小可实现节距。可以实施一个或多个曝光步骤。可以实施烘焙或固化操作以硬化上部层148，并且根据所使用的是正性还是负性抗蚀剂，可以使用显影剂去除上部层148的曝光或未曝光部分。开口146可以具有宽度W2，其中，在一些实施例中，W2约为50nm。

[0056] 参考图15A至图15B，在图案化上部层148之后，可以在蚀刻工艺中将上部层148的图案转印至中间层144。蚀刻工艺是各向异性的，从而使得上部层148中的开口146延伸穿过中间层144，并且在中间层144中具有与它们在上部层148中相同(或略小)的尺寸。图15A至图15B中示出所得到的结构。

[0057] 如图16A至图16B所示，可以实施蚀刻工艺以将中间层144的图案转印至底层142和牺牲材料136，由此开口146延伸穿过底层142和牺牲材料136。底层142的蚀刻工艺是各向异性的，从而使得中间层144中的开口146延伸穿过底层142并且在底层142中具有与在中间层144中大致相同(或略小)的尺寸。蚀刻工艺可包括使用CH4、Cl2、SF6、CHxFy、He、BCl3、N2、O2、H2、CFx、CHFx、NF3、Ar、SiCl4、它们的组合等进行的蚀刻。

[0058] 作为蚀刻底层142的部分，可能消耗上部层148。在图案化底层142之后，开口146可以暴露由剩余的介电层110形成的一个或多个间隔件124的侧壁。开口146还可以暴露硬掩模层108的在相邻间隔件124之间延伸的部分。在一些实施例中，可以暴露诸如顶面的间隔件124的其他部分，或硬掩模层108的其他部分。

[0059] 接下来，参考图17A至图17B，例如使用灰化工艺去除底层142和中间层144的任何剩余部分。如图17B的平面图所示，已经图案化牺牲层136以形成两个分立部分，并且每个部分覆盖(至少部分地)位于两个相邻间隔件124之间的间隙。两个分立部分均在与间隔件124延伸的方向垂直的方向上延伸。

[0060] 接下来，参考图18A至图18B，实施平坦化工艺以去除牺牲材料136的多余部分并平坦化牺牲材料136的顶面以与间隔件124的顶面平齐。在一些实施例中，平坦化工艺包括一个或多个蚀刻工艺。例如，可以使用利用CH4、Cl2、SF6、CHxFy、He、SiCl4、HBr、N2、O2、H2、CFx、CHFx、NF3、Ar、NF3等的干蚀刻工艺。在一些实施例中，可以使用例如利用稀释的氢氟酸(DHF)作为蚀刻化学品的湿蚀刻工艺。在其他实施例中，可以使用诸如CMP的研磨工艺。在图18A和图18B示出所得到的结构。沿着图18B的平面图中所示的线A-A’获取图18A的截面图。从图18A至图18B中可以看出，牺牲材料的平坦化创建了牺牲材料的多个分立部分，其中，每个分立部分覆盖位于两个相邻间隔件之间的间隙。在一些实施例中，每个分立部分覆盖其中将形成在导线的两个相邻部分之间的线切口的区域。

[0061] 在一些实施例中，不实施图18A至图18B中所示的平坦化工艺。在其中不实施图18A至图18B中所示的平坦化工艺的实施例中，可以继续进行后续的工艺，其中，牺牲材料136的顶面从间隔件124的顶面偏移。例如，如前面结合图9至图12A至图12B所述，在一些实施例中，可以通过控制底层126的厚度来控制牺牲材料136的厚度(如图9至图12A至图12B所示)。当牺牲材料136相对较薄时，例如因为底层126形成为相对较薄，所以图18A至图18B中所述的平坦化工艺可能是不必要的。这样，可以减少制造成本和/或制造时间。

[0062] 图19A至图19B至图22A至图22B示出对硬掩模层108和目标层102进行图案化。在图19A至图19B至图22A至图22B中的每个中，沿着以“B”结尾的相应图的平面图中所示的线A-A’获取以“A”结尾的图的截面图。

[0063] 参考图19A至图19B，使用间隔件124和牺牲材料136作为蚀刻掩模来图案化硬掩模层108，以形成开口150。这样，间隔件124和牺牲材料136的图案转印至硬掩模层108。在一些实施例中，蚀刻硬掩模层108包括各向异性干蚀刻和/或湿蚀刻。在图19A和图19B中示出所得到的结构。沿着图19A的平面图中所示的线A-A’获取图19B的截面图。

[0064] 如图19A和图19B所示，牺牲材料136的剩余部分防止蚀刻位于牺牲材料136的剩余部分下面的硬掩模层108，并且在存在牺牲材料时，有效地在开口150中产生断裂或“切口”，否则在位于两个相邻的间隔件124之间的硬掩模层108中创建断裂或“切口”。如下面将详细讨论的，当后续将硬掩模层108的图案转印至目标层102，并且在凹槽中形成导电部件时，牺牲材料136在导线的两个相邻部分之间创建间隙或“线切口”。

[0065] 在图案化硬掩模层108之后，可以实施湿清洁以去除间隔件124和牺牲材料136的任何剩余部分。在图20A和图20B中示出所得到的结构。

[0066] 后续地，在图21A和图21B中，硬掩模层108用作蚀刻掩模以将开口150延伸到目标层102中。蚀刻目标层102可以包括各向异性干蚀刻工艺和/或湿蚀刻工艺，其顺序地蚀刻穿过ARC层106至目标层102。目标层102的剩余部分可以具有与图19A至图19B的间隔件124和牺牲材料136相同的图案。这样，在单个图案化步骤中图案化目标层102。

[0067] 在图案化开口150之后，可以实施湿清洁工艺以去除硬掩模层108和ARC层106的任何剩余部分。在图22A至图22B中示出所得到的结构。

[0068] 在目标层102中图案化开口150之后，可以在开口中形成部件。在实施例中，目标层102是低k电介质，并且图案化的目标层102为互连结构提供IMD。可以在IMD中形成诸如铜线、铜通孔和/或钴插塞的导电部件。

[0069] 参考图23，可以沿着开口150的侧壁和底面形成一个或多个衬垫162。衬垫162可以包括TiO、TiN、TaO、TaN、Ru、Co、Ta等，并且可以为导电部件提供扩散阻挡层、粘合层和/或晶种层。可以使用诸如PVD、CVD、ALD等的任何合适的工艺沉积衬垫。

[0070] 接下来，如图24所示，可以使用例如PVD、镀等用诸如铜的导电材料164填充开口150的剩余部分(图23中所示)。可以初始沉积导电材料164以过填充开口150。

[0071] 参考图25A至图25B，实施平坦化工艺以去除导电材料164的位于目标层102上方的剩余部分。因此，可以在目标层102中形成导电部件。在目标层102中的导电部件是导线的实施例中，当图案化硬掩模108时位于牺牲材料136的部分下面的区域(参见图19A至图19B)是导线具有间隙或“线切口”的区域。

[0072] 如上结合图12A和图12B所讨论的，在一些实施例中，可以延长图12A和图12B中所示的牺牲材料136的条的长度，或者可以形成牺牲材料136的额外条。如果延长牺牲材料136的长度，则可以延长图25A和图25B中所示的线切口，从而使得额外的导线具有所述的线切口。如果形成多条牺牲材料136，则图25B所述的导线可具有从所示的线切口偏移的额外的线切口。通过采用这里讨论的实施例，可以形成具有约85.5nm或更大的线切口节距的线切口的细节距导线。如果在本文讨论的图案化工艺中使用极紫外光刻系统，例如为了如上结合图7所讨论的图案化上部层132，可以实现减小的线切口节距。例如，可以实现约30nm或更大的线切口节距。

[0073] 如果多次采用本文讨论的工艺，则可以以较少的制造缺陷和增加的产量形成具有约30nm或48nm或更大的线切口节距的导线。例如，可重复多次上面结合图6至图12A至图12B讨论的工艺以形成多个图案化的牺牲材料线(例如以在后续处理中形成多个相邻的线切口)，接着结合图13A至图13B至图25A至图25B讨论的额外的工艺，以将具有多个相邻线切口的导线转印至目标层。通过额外的处理，可以实现约30nm或48nm或更大的线切口节距。然而，因为重复多次图6至图12A至图12B中讨论的工艺，并且减小互连线的尺寸，所以形成的互连线的尺寸可以从目标尺寸稍微变化和/或可能发生对准问题。

[0074] 参考图26，提供了在目标层中形成互连线的方法200。在步骤168中，例如如图1至图3所示，图案化光刻胶以形成掩模。在步骤170中，例如，如图4所示，使用掩模作为蚀刻掩模来蚀刻介电层。在步骤172中，例如如图6至图9所示，形成并图案化另一光刻胶以形成另一掩模。在步骤174中，例如如图10至图11所示，在掩模的开口中形成牺牲材料。在步骤176中，例如如图12A至图12B所示，去除掩模。在一些实施例中，可以重复多次步骤172至176，例如以形成具有较小的线切口节距的多个线切口的导线。在步骤178中，例如如图13A至图13B至图15A至图15B所示，形成并图案化另一光刻胶以形成另一掩模。在步骤180中，例如如图16A至图16B所示，使用掩模来图案化牺牲材料。在步骤182中，例如如图17A至图17B所示，去除掩模。在步骤184中，例如如图18A至图18B所示，减薄牺牲材料。在步骤186中，例如如图
19A至图19B所示，蚀刻金属硬掩模层。在步骤188中，例如如图21A至图21B所示，使用金属硬掩模层来图案化目标层。在步骤190中，例如如图23至图25A至图25B所示，在目标层的开口中形成具有一个或多个线切口的导线。

[0075] 在一些实施例中，如图25A至图25B所示，本文所述的图案化方法可用于在目标层中形成互连线。互连线可以形成为具有精细节距并且多个线切口可以形成为具有小的线切口节距。可以使用简化的图案化工艺以提高的准确度形成互连线。例如，可以使用单个图案化工艺来图案化目标层以形成具有一个或多个线切口的细节距互连线以图案化目标层。因为在单个图案化工艺(或简化的图案化工艺)中图案化目标层，所以可以实现图案的提高的准确度。例如，如果在两个或多个不同的工艺蚀刻目标层102，例如，由于难以将蚀刻掩模与待蚀刻的部分精确对准，则实际蚀刻到目标层102中的图案可能不同于期望的图案。当使用如本文所述的单个蚀刻步骤和/或简化的图案化工艺蚀刻目标层102时，提高的准确度是可能的。这样，具有一个或多个线切口的多个互连线可以形成为具有相同的尺寸或大致相同的尺寸，这允许更好地控制互连线的电阻。

[0076] 在一些实施例中，上面结合图1至图25A至图25B描述的工艺可用于形成电源导轨和/或金属岛结构，诸如图27至图30中描述的电源导轨和金属岛结构。例如，可以使用上面结合图1至25A至图25B描述的工艺在目标层102中形成图27至图30所述的电源导轨和金属岛结构。在一些实施例中，如上结合图1至图5所述，可以在介电层上方形成多个间隔件，其中，位于多个间隔件中的一个或多个间隔件之间的间隙限定将形成在目标层中的凹槽，从而用于形成电源导轨，并且其中，多个间隔件中的其他间隔件之间的间隙限定将形成在目标层中的凹槽，从而用于形成与电源导轨相邻的多个导线，其中，导线将在与电源导轨的主轴平行的方向上延伸。可以在介电层上方形成并图案化牺牲材料(如结合图6至图18A至图18B所讨论的)，其中，牺牲材料限定在与电源导轨和导线的方向垂直的方向上延伸的多个线切口。间隔件和牺牲材料结合可以限定图27至图30所示的结构。例如如图19A至图19B至图22A至图22B所示，牺牲材料和间隔件的图案转印至目标层。如图23至图25A至图25B所示，在图案化的目标层中形成导体以形成图27至图30所示的结构。

[0077] 在一些实施例中，本文结合图1至图25A至图25B描述的工艺可以用于形成较窄的电源导轨和/或与其他组金属岛良好对准的金属岛组。由于用于形成电源导轨和金属岛的工艺，所形成的电源导轨中可能存在扭结(kinks)。扭结可能会降低至电源导轨的接触件的可靠性。为了避免扭结，至电源导轨的接触件可能限制在电源导轨的在“无接触件区”之外的部分，其中，电源导轨边缘处可能存在扭结。

[0078] 图27示出可以使用如本文所述的工艺在目标层2316中形成的电源导轨和金属岛结构2300。在一些实施例中，目标层2316与结合图1至图25A至图25B所描述的目标层102相同或类似。电源导轨和金属岛结构2300包括电源导轨2302。在一些实施例中，电源导轨2302有助于在器件中分配诸如Vdd或接地电源的电源。例如，电源导轨2302可以电连接至电源或接地节点，并且可以沿着电源导轨2302在不同的位置形成接触件(未示出)，接触件电连接至电源导轨2302，并且由此使用电源导轨2302连接至电源或接地节点。这里描述的工艺可以用于形成具有相对较小尺寸的电源导轨2302。例如，在一些实施例中，电源导轨2302可具有约55nm或更小的厚度T4。

[0079] 电源导轨和金属岛结构2300还可以包括金属岛2312。在一些实施例中，金属岛2312可用于在器件中分配电源和/或信号。如图27所示，本文描述的工艺可以用于形成具有大于或等于约85.5nm的线切口节距P2和大于或等于约30nm的线节距P5的金属岛2312的阵列。因为本文描述的工艺允许金属岛2312的阵列形成为具有细线节距和细线切口节距，所以可以在与电源导轨2302相邻的间隔中形成更多数量的金属岛2312。额外地，本文描述的工艺可用于形成与金属岛2312的另一组2306良好对准的金属岛2312的组2304。在一些实施例中，金属岛组2304与另一金属岛组2306良好对准，例如因为可以使用相同的线切口(即，相同条的牺牲材料136)形成金属岛组2304和金属岛组2306。金属岛组2304的金属岛2312的侧壁可以与金属岛组2306的金属岛2312的侧壁对准。此外，如图27所示，本文描述的工艺可以用于以细线切口节距P2(诸如大于或等于约85.5nm)形成金属岛2312的组，其中每个金属岛2312具有与该组中的其他金属岛2312相同或大致相同的尺寸。例如，在一些实施例中，每个金属岛2312均可具有约45nm至约60nm的长度L1。

[0080] 在一些实施例中，如图28所示，本文描述的工艺可用于在目标层2416中形成电源导轨和金属岛结构2400。在一些实施例中，目标层2416与结合图1至图25A至图25B所描述的目标层102相同或类似。电源导轨和金属岛结构2400包括电源导轨2402。在一些实施例中，电源导轨2402有助于在器件中分配诸如Vdd或接地的电源。电源导轨2402可以类似于上面结合图27讨论的电源导轨2302。例如，在一些实施例中，电源导轨2402可具有约55nm或更小的厚度T5。电源导轨和金属岛结构2400还可以包括金属岛2412。如上结合图27所述，金属岛2412可以与金属岛2312类似或相同。金属岛2412可以具有线切口节距P3，其中，线切口节距P3可以与结合图27讨论的线切口节距P2相同或类似。

[0081] 如图28所示，这里描述的用于形成电源导轨和金属岛结构2400的工艺也可以形成延伸到电源导轨2402中的扭结2414。例如，用于形成电源导轨和金属岛结构的工艺可能具有固有的准确度限制，诸如限制将蚀刻掩模与期望蚀刻的下层的特定部分对准的能力。用于形成电源导轨和金属岛结构2400的处理设备可能具有不准确度或缺陷。这样，这里描述的工艺可能导致在电源导轨2402的边缘处形成扭结。扭结2414可以降低形成在电源轨2402的边缘区域中的任何至电源导轨2402的物理或电连接的可靠性，其中，可以在电源导轨2402的边缘区中形成扭结2414。在一些实施例中，扭结2414可以在电源导轨2402中延伸距离D1，其中，D1为约5nm至约8nm。

[0082] 在一些实施例中，为了避免形成可能被一个或多个扭结2414影响并且因此具有降低的可靠性的接触件，其中，可包括沿着电源导轨2402的形成扭结2414的边缘的一个或多个无接触件区2408。例如，可以设计和形成半导体器件，从而使得在电源导轨2402的无接触件区2408的外部形成至电源导轨2402的物理和/或电连接。在一些制造工艺中，在形成之前，可以使用基于计算机的处理系统(例如，图31的处理系统300，下面详细讨论)来设计半导体器件。基于计算机的处理系统可以使得能够使用一个或多个设计规则，从而用于指导设计者在虚拟半导体器件布局中对电连接进行布线，例如，以确保在特定设计中遵守特定处理技术规定的最小距离。在一些实施例中，可以包括无接触件区2408作为设计规则，从而防止在无接触件区2408内部形成至电源导轨2402的物理和/或电连接。这样，当完成设计并且根据计划设计形成半导体器件时，可以根据设计规则在无接触件区2408外部形成至电源导轨2402的所有接触件。

[0083] 在一些实施例中，无接触件区2408可以向电源导轨2402中延伸距离D2，其中，D2为约5nm至约10nm。在实施例中，可以包括多个无接触件区2408(例如，位于电源导轨2402的相对两侧上)，或可以仅包括单个无接触件区2408。

[0084] 图29示出根据一些实施例的在目标层2516中形成电源导轨和金属岛结构2500。在一些实施例中，目标层2516与结合图1至图25A至图25B所描述的目标层102相同或类似。可以使用上面结合图1至图25A至图25B描述的工艺形成电源导轨和金属岛结构2500。电源导轨和金属岛结构2500可以包括电源导轨2502和金属岛2512。电源导轨2502可以与电源导轨2402相同或类似，并且金属岛2512可以与金属岛2412相同或类似。

[0085] 在一些实施例中，可以多次使用结合图1至图25A至图25B描述的特定工艺，例如上面结合图6至图12A至图12B描述的工艺。在10nm技术节点中，金属岛2512可具有约30nm至48nm的线切口节距P4。在一些实施例中，制造期间可能出现的不准确度(在上面讨论过其实例)可能在节距减小时变得更有问题。在一些实施例中，当金属岛(例如金属岛2512)的节距减小时，可能更难以制造具有相同尺寸或大致类似的尺寸的多个金属岛2512。这样，当金属岛2512的节距P4为约30nm至48nm时，可以改变金属岛2512的尺寸。例如，特定金属岛2512的长度L2与结合图27所描述的金属岛2312的长度L1相同。其他金属岛2512可具有约10nm至约
35nm的长度L3。

[0086] 如上所述，在一些实施例中，使用上面结合图1至图25A至图25B描述的工艺在目标层102中形成的图案的准确度取决于不同处理步骤的准确度(例如，用于图案化工艺的图案化掩模以何种准确度形成和/或在上部掩模将其图案转印至下面的层的蚀刻工艺中可以实现的准确度)。特别是当金属岛2512的目标节距减小至例如至约30nm至48nm的节距P4时，可能在所期望的图案中发生轻微偏差。轻微偏差可能导致金属岛的组的轻微错位。例如，如图29所示，金属岛组2504偏离金属岛组2506。如上所述，偏差还可能导致形成扭结2514。扭结
2514与结合图27描述的扭结2414相同或类似。因此，可能需要无接触件区2508。无接触件
2508可以与结合图28所讨论的无接触件区2408相同或类似。

[0087] 在一些实施例中，可以形成包括以上结合图27至图29讨论的一些或所有特征的单个电源导轨和金属岛结构。图30示出电源导轨和金属岛结构2900。金属结构2900可包括形成为不同规格的各个部分。例如，如上结合图27所讨论的，在第一部分中，电源导轨和金属岛结构2900形成为包括电源导轨和金属岛结构2300的部件。如上结合图28所讨论的，在第二部分中，电源导轨和金属岛结构2900形成为包括电源导轨和金属岛结构2400的部件。如上结合图29所讨论的，在第三部分中，电源导轨和金属岛结构2900形成为包括电源导轨和金属岛结构2500的部件。

[0088] 如上所述，诸如计算机的处理系统可用于设计和优化要形成的半导体器件的虚拟布局。在处理系统上对虚拟布局进行优化之后，优化的布局可以用作后续形成半导体芯片的指导。

[0089] 参考图31，其中示出处理系统300的元件的框图，其中，处理系统300可以用于生成示出要形成的半导体芯片的虚拟布局的图。处理系统300可以包括配备有诸如视频适配器/图形处理单元(“GPU”)的一个或多个输入/输出器件的处理器302。处理器302可以包括连接至总线304的中央处理单元(“CPU”)/DSP、存储器和硬件加速器。

[0090] 总线304可以是包括存储器总线或存储器控制器、外围总线或视频总线等的任意几个总线架构中的一种或多种。可以由任何类型的电子数据处理器形成CPU。存储器可以由任何类型的系统存储器形成，诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、只读存储器(ROM)、非易失性随机存取存储器(“NVRAM”)、它们的组合等。在实施例中，存储器可以包括在启动时使用的ROM，以及在执行程序时用于数据存储的DRAM。存储器可以存储使用户能够查看、修改和/或优化将形成的半导体芯片的虚拟布局的程序。存储器可以存储参数、规则等，以帮助用户设计、修改和/或优化将形成的半导体芯片的虚拟布局。例如，存储器可以存储一个或多个设计规则，一个或多个设计规则可以用来确保满足特定技术或工艺所需的最小距离，从而优化将形成的半导体芯片的虚拟布局。

[0091] 视频适配器/GPU提供接口以将来自显示器306的外部输入和输出连接至处理器。显示器306可以显示将形成的半导体芯片的虚拟布局。其他器件可以连接至处理器302，并且可以使用额外的或个别的接口卡。例如，串行接口卡(未示出)可以用于提供串行接口，从而用于打印机。

[0092] 处理器302还可以包括网络接口(未示出)，其中，网络接口可以是诸如以太网电缆等的有线链路，和/或无线链路以实现与诸如蜂窝通信网络的网络的通信。网络接口允许处理器通过网络与远程单元通信。在实施例中，处理器302连接至局域网或广域网，以向诸如其他处理器、因特网、远程存储设施等的远程设备提供通信。

[0093] 应当注意，处理系统300可以包括其他组件。例如，处理系统300可以包括电源、电缆、主板、可移动存储介质、外壳等。尽管未示出，但这些其他组件可以认为是处理系统300的部分。

[0094] 在一些实施例中，计划的半导体器件可以包括导线、互连线，并且可以通过去除导线的不期望部分来优化将形成的半导体芯片的布局。例如，多个导线可以具有一个或多个线切口，在一些实施例中，可以使用上面结合图1至图25B讨论的方法形成线切口。可以在导线的中间部分中形成线切口。在形成具有一个或多个线切口的多个导线之后，一个或多个导线的部分可能是不必要的或不期望的。例如，如图32所示，导线308可用于在导线308的第一端312和通孔316之间以及在第二端323和通孔318之间形成电连接。可以在通孔316和318之间形成线切口320。从图32中可以看出，导线308的在线切口320和通孔316之间延伸的部分322可以是未使用的(例如，导线的该部分322可能不需要用于给定布局中的任何期望的电连接)。在一些器件中，不必要或不期望的金属线在半导体器件中可能是不利的。例如，不必要或不期望的金属线可能降低半导体器件的RC性能，和/或可能不利地增加半导体器件的尺寸和/或占用面积。

[0095] 在一些实施例中，可以以不形成不必要或不需要的线端的方式形成导线，这可以改善半导体器件的RC性能和/或减小半导体器件的尺寸或占用面积。图33A示出虚拟布局(例如，324、330)与使用虚拟布局作为指导形成的物理导电部件(例如，326、332)的比较。图33A还示出可用于计算可在形成物理导线期间使用的线切口的目标切口宽度的参数(参见图34至图47)，这将允许在形成的半导体器件中省略不必要或不期望的线端，从而改善器件的RC常数和/或减小半导体器件的尺寸或占用面积。

[0096] 图33A示出覆盖在物理导线326上的虚拟布局324，其中，可以使用虚拟布局324作为指导形成物理导线326。图33A还示出覆盖在物理导线332上的虚拟布局330，其中，可以使用虚拟布局330作为指导形成物理导线332。在物理导线326中，在通孔328和线端338之间延伸的部分是未使用的，并且在正在制造的半导体器件中将其去除或不形成将是有利的。在物理导线332中，在通孔334和线端336之间延伸的部分是未使用的，并且在正在制造的半导体芯片中将其去除或不形成将是有利的。

[0097] 在物理导线326和物理导线332的每个中，EN是位于虚拟布局中的目标虚拟导线切口的宽度，并且W是位于虚拟布局(例如，328或334)中的虚拟通孔的边缘与目标虚拟线切口EN的最近边缘之间的最小距离。在一些实施例中，W是由特定技术的设计规则规定的参数，例如以确保当使用虚拟布局作为指导形成半导体器件时，位于通孔328上方的物理导线326和位于通孔334上方的物理导线不会例如由于用于形成半导体器件的处理技术引入的不准确度而被去除。

[0098] 如图33A所示，例如由于各种处理技术引入的不准确度或处理中使用的设备的不完善或偏差，使用虚拟布局作为指导形成的物理导线可以在各个方面不同于虚拟布局。在图33A中，以线端338未到达虚拟布局324的计划线端的方式形成物理导线326(已经使用虚拟布局324作为指导形成)。在一些实施例中，物理导线326的线端338与虚拟布局324的计划线端之间的距离可以在最大距离S内变化，另一方面，物理导线332可以形成为使得线端336超过虚拟布局330的计划线端延伸最大距离S。换言之，在计划导线的计划线端与实际导线的实际线端之间可能存在+/-S或2S的变化，其中，实际线端可以形成为在计划线端的任一侧上最远延伸最大距离S。这样，可以在计划线端的2S的偏置范围内形成实际线端。在一些实施例中，S可以为约0nm至约5nm。

[0099] 在一些实施例中，在形成半导体器件期间，可能期望将计划线切口与导线的特定位置匹配。例如，可能期望放置计划线切口的中心轴，以使其与线EN的中心点相交。然而，由于本文讨论的处理限制，精确匹配的能力可能受到限制，并且在正常处理中可能发生一些变化。图33B示出在形成实际器件时，计划线切口343的计划中心轴341偏离使用计划线切口343作为指导形成的实际线切口347的中心轴345。可以限定覆盖距离V，其中，V是线切口沿着X轴在实际位置和计划位置之间移动的距离(图33B中所示)。再次参考图33A，示出已经偏移的实际线切口340，从而使得中心轴342偏离虚线EN的中心点。参考图33B，在实际制造工艺中，线切口347实际上可以定位到沿着x轴距离计划线切口343的第一侧的距离V处，或者定位到沿着x轴距离第二侧的距离V处，其中，第二侧与第一侧相对。在一些实施例中，V可以为约0nm至约6nm。V值取决于用于形成线切口340和/或导线326和332的处理设备，以及由设备引入的任何处理限制或不准确度。

[0100] 还可以考虑目标切口宽度CD的变化。例如，在一些实施例中，可以确定(例如使用虚拟布局)期望具有目标切口宽度CD的线切口340以去除特定导线的不期望线端。然而，例如由于处理技术的准确度限制或加工设备的差异，当在形成物理导线中使用线切口340时，线切口340可具有与目标切口宽度CD略有不同的实际切口宽度。在一些实施例中，实际切口宽度可以比目标切口宽度CD宽了数量Z(未示出)。在一些实施例中，实际切口宽度可以比目标切口宽度CD窄了数量Z。因此，可以考虑+/-Z或2Z的切口宽度变化。在一些实施例中，Z可以为约0nm至约1nm。

[0101] 在一些实施例中，可以根据上述参数确定最佳切口宽度CD。可以根据以下关系确定最佳切口宽度CD：

[0102] 切口CD＝2X+S+2×(Z^2+V^2)^0.5，

[0103] 其中，2X是EN，期望在虚拟布局中去除的虚拟导线的目标长度，S是偏置范围2S的一半，Z是切口宽度变化2Z的一半，V是线切口可以在实际位置和计划位置之间移动的距离。所确定的最佳切口宽度CD可以用于形成具有去除的未使用的线端的导线，如下所述(参见图34至图47)。使用具有利用该关系确定的切口宽度CD的线切口形成的导线在形成导线期间可以具有较宽的工艺窗口。

[0104] 图34至图47示出根据一些实施例形成导线。在图34中，在半导体衬底402上方形成膜堆叠件415。膜堆叠件415包括形成在半导体衬底402上方的介电层404、形成在介电层404上方的介电层406、形成在介电层406上方的硬掩模层408、形成在硬掩模层408上方的第二覆盖层410、形成在第二覆盖层410上方的蚀刻停止层412、形成在蚀刻停止层412上方第一覆盖层414。下面详细讨论每个层。

[0105] 如图34所示，在半导体衬底402上方形成膜堆叠件415。半导体衬底402可以由诸如掺杂或未掺杂的硅或绝缘体上半导体(SOI)衬底的有源层的半导体材料形成。半导体衬底402可以包括诸如锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合的合金半导体的其他半导体材料。还可以使用诸如多层衬底或渐变衬底的其他衬底。可以在半导体衬底402的有源表面中和/或上形成诸如晶体管、二极管、电容器、电阻器等的器件(未示出)。半导体衬底402中可以包括一个或多个互连线和/或通孔(未示出)。例如，使用一个或多个导线(未示出)和/或一个或多个导电通孔(未示出)将通孔416电连接至位于半导体衬底402中的一个或多个器件(未示出)。

[0106] 在半导体衬底402的上方形成介电层404。在一些实施例中，介电层404是金属间介电(IMD)层。在这种实施例中，介电层404包括低k介电材料，其中，该低k介电材料的介电常数(k值)低于3.8、低于约3.0或低于约2.5。在可选实施例中，介电层404是包括具有高于3.8的k值的高k介电材料的IMD层。也可以使用其他材料。

[0107] 如图34所示，在介电层404中形成通孔416。在一些实施例中，通孔416可以提供从将形成在介电层406(参见图47)中的导线至位于半导体衬底402(未示出)中的器件的电连接。可以例如使用可接受的光刻工艺(诸如本文所述的光刻工艺)通过在介电层404中形成开口来形成通孔416。可以在开口中沉积一个或多个衬垫。然后可以例如使用镀工艺在位于一个或多个衬垫上方的开口中沉积导电材料。在完成镀工艺之后，多余的导电材料可以过填充开口并沿着介电层404的顶面延伸(未示出)。如图34所示，可以使用诸如化学机械抛光工艺的平坦化工艺去除多余的导电材料并使通孔416的顶面与介电层404的顶面齐平。可以使用其他工艺。

[0108] 在介电层404上方形成介电层406。在一些实施例中，将在介电层404中形成导线。可以以不形成不期望的线端的方式形成导线。可以使用与结合介电层404描述的相同或类似的工艺来形成介电层406。在一些实施例中，介电层404具有与介电层406相同的材料组分。在其他实施例中，介电层404具有与介电层406不同的材料组分。

[0109] 在介电层406上方形成硬掩模层408。硬掩模层408可以由包括金属(例如，氮化钛、钛、氮化钽、钽、掺杂金属的碳化物(例如，碳化钨)等)和/或非金属(例如，氮化硅、氮化硼、碳化硅等)的材料形成，并且可以通过PVD、射频PVD(RFPVD)、原子层沉积(ALD)等来形成。可使用其他工艺和材料。在后续的处理步骤中，在硬掩模层408上形成图案(参见图44A至图44B)。然后将硬掩模层408用作用于蚀刻介电层406的蚀刻掩模。

[0110] 在硬掩模层408上方形成第二覆盖层410。可以使用诸如硼磷硅酸盐正硅酸乙酯(BPTEOS)或未掺杂的正硅酸乙酯(TEOS)氧化物等的氧化硅形成第二覆盖层410。在一些实施例中，第二覆盖层410是低温氧化物(LTO)。如本文所用，术语“LTO”是指使用相对低的工艺温度(例如，200℃或更低)沉积的氧化物。可以通过PVD、CVD、ALD、旋涂等形成第二覆盖层410。可以使用其他工艺和材料。

[0111] 在第二覆盖层410上方形成蚀刻停止层412。在一些实施例中，可以使用SiC、SiOCx、SiN、SiONx等形成蚀刻停止层。蚀刻停止层412可以由相对于第一覆盖层414具有高蚀刻选择性的合适的材料形成。可以通过PVD、CVD、ALD、旋涂等形成蚀刻停止层412。可以使用其他工艺和材料。

[0112] 在蚀刻停止层412上方形成第一覆盖层414。可以使用诸如BPTEOS或未掺杂的TEOS氧化物等的氧化硅形成第一覆盖层414。在一些实施例中，第一覆盖层414是LTO。可以使用与第二覆盖层410相同的材料形成第一覆盖层414。在其他实施例中，第一覆盖层414由与第二覆盖层410不同的材料形成。可以通过PVD、CVD、ALD、旋涂等形成第二覆盖层410。可以使用其他工艺和材料。

[0113] 在图35中，图案化第一覆盖层414以形成开口418。开口418覆盖介电层406的其中将形成掩模420(参见图37)的区域。开口418可以具有如上结合图33A至图33B所描述的那样确定的目标宽度CD。可以使用例如如本文所述的可接受的光刻工艺形成开口418。

[0114] 在图36中，在第一覆盖层414上方且在开口418中设置掩模材料421，从而用掩模材料421填充开口418。在一些实施例中，掩模材料421包括SiOx、SiNx、SiCx、金属氧化物、金属氮化物等。在一些实施例中，掩模材料421可包括相对于硬掩模层408的材料具有高蚀刻选择性的任何合适的无机材料。可以通过PVD、CVD、ALD、旋涂等形成掩模材料421。可以使用其他工艺和材料。

[0115] 在图37中，去除掩模材料421的多余部分，形成掩模420。在一些实施例中，可以使用诸如化学机械抛光工艺的研磨工艺去除掩模材料的多余部分。在其他实施例中，可以使用蚀刻工艺来去除掩模材料420的多余部分。在去除掩模材料420的多余部分之后，掩模420的上表面和下表面与第一覆盖层414的上表面和下表面齐平。可以使用其他工艺和材料。

[0116] 如图37所示，第一覆盖层414和掩模420具有厚度T1，并且蚀刻停止层412具有厚度T2。在一些实施例中，T1大于或等于切口宽度CD的一半，其中，如结合图33A至图33B所描述的，确定切口宽度CD。换言之，在一些实施例中，T1≥0.5×CD。在一些实施例中，T1和T2的组合厚度满足以下关系：

[0117] T1+T2＝T3×(1+目标OE％/sel(硬掩模层408/蚀刻停止层412))。

[0118] 其中，T1是第一覆盖层414的厚度，T2是蚀刻停止层412的厚度，T3是硬掩模层408的厚度，目标OE％是在制造半导体器件中所使用的目标过蚀刻百分比，并且sel(硬掩模层408/蚀刻停止层412)是硬掩模层408相对于蚀刻停止层412的蚀刻选择性。当满足上述关系时，当蚀刻硬掩模层(参见图44A至图44B)时，将消耗掩模层420、蚀刻停止层412和第一覆盖层414。由于消耗掩模层420、蚀刻停止层412和第一覆盖层414，在蚀刻工艺终止之后，硬掩模层408和第二覆盖层410具有大致均匀的高度。这样，后续对介电层406进行的以在其中形成导线的蚀刻将能够以较少的故障更可靠地实施，和/或可以保持蚀刻窗口并且不会不期望地减小蚀刻窗口，这可能导致难以用导电材料填充介电层406中的开口。

[0119] 在图38中，在第一覆盖层414和掩模420上方形成三层掩蔽层。三层包括底层(有时也称为下部层)422、位于底层422上方的中间层424和位于中间层424上方的上部层426。根据一些实施例，上部层426可以由光刻胶形成。可以使用正性或负性光敏材料。中间层424可以由无机材料形成，其中，无机材料可以是氮化物(诸如氮化硅)、氮氧化物(诸如氮氧化硅)、氧化物(诸如氧化硅)等。底层422可以是聚合物或抗反射型材料。中间层424相对于上部层426和底层422可具有高蚀刻选择性。因此，上部层426可以用作用于图案化中间层424的蚀刻掩模，并且中间层424可以用作用于图案化底层422的蚀刻掩模。也可以使用其他材料。

[0120] 在图39中，图案化上部层426以形成开口428和429。开口429具有将在介电层406中形成的导线图案。开口428与掩模420一起具有将在介电层406中形成的另一导线的图案。如图39所示，例如由于处理技术的准确度限制或用于形成半导体器件的设备的变化，开口428的侧壁从掩模420的侧壁偏移。

[0121] 接下来，参考图40，使用图案化的上部层426作为蚀刻掩模来蚀刻中间层424，从而使得上部层426的图案转印至中间层424。

[0122] 参考图41，在蚀刻中间层424之后，图案化底层422，其中，中间层424用作蚀刻掩模。在底层422的图案化期间，可能消耗上部层426。底层422的图案化暴露掩模420的顶面的部分和第一覆盖层414的顶面的部分。在图案化底层422之后，可以去除中间层424的任何剩余部分。

[0123] 在图42中，然后底层422用作蚀刻掩模以蚀刻下面的第一覆盖层414、蚀刻停止层412和第二覆盖层410。可以使用诸如湿蚀刻或干蚀刻的任何合适的蚀刻工艺。在一些实施例中，蚀刻工艺是各向异性的。如图42所示，掩模420防止蚀刻停止层412和第二覆盖层410的位于掩模420下面的部分440被蚀刻。这样，后续形成在开口428中的导线的尺寸比在没有形成掩模420的情况下所具有的尺寸更小。因此，不形成线端(例如，未使用的线端)。

[0124] 参考图43，在图案化第一覆盖层414、蚀刻停止层412和第二覆盖层410之后，例如在灰化工艺中去除底层422的剩余部分。在一些实施例中，第一覆盖层414、蚀刻停止层412和第二覆盖层410的图案化消耗底层，并且可以省略去除底层422的单独步骤。

[0125] 接下来，蚀刻硬掩模层408，从而将开口428和429延伸到硬掩模层408中。图44A和图44B描述了在蚀刻硬掩模层408之后的半导体器件400的平面图和截面图。沿图44B的平面图中所示的线A-A’获取图44A的截面图。诸如湿蚀刻或干蚀刻的任何合适的蚀刻工艺可用于硬掩模层408。在一些实施例中，蚀刻工艺是各向异性的。在蚀刻硬掩模层408期间，消耗掩模层420、蚀刻停止层412和第一覆盖层414。由于消耗掩模层420、蚀刻停止层412和第一覆盖层414，在蚀刻工艺终止之后，硬掩模层408和第二覆盖层410具有大致均匀的高度。这样，后续对介电层406进行的以在其中形成导线的蚀刻将能够以较少的故障更可靠地实施，和/或可以保持蚀刻窗口并且不会不期望地减小蚀刻窗口，这可能导致难以用导电材料填充介电层406中的开口。

[0126] 在图45A和图45B中，使用硬掩模层408作为蚀刻掩模来蚀刻介电层406。蚀刻工艺将开口428和429延伸到介电层406中。可以使用任何合适的蚀刻工艺。在一些实施例中，蚀刻工艺是各向异性的。介电层406的蚀刻暴露介电层404的顶面和通孔416。尽管通孔416在图45B中具有矩形顶视图，但在其他实施例中，通孔416可具有包括圆形、椭圆形、多边形、正方形等的任何合适的形状。

[0127] 在图46中，用导电材料430填充开口428和429。例如，在一些实施例中，可以在开口428和429中且在硬掩模层408的顶面上沉积一个或多个衬垫(未示出)。衬垫可以包括TiO、TiN、TaO、TaN等，并且可以提供扩散阻挡层、粘合层和/或晶种层。可以使用诸如PVD、CVD、ALD等的任何合适的工艺沉积衬垫。然后可以例如使用镀工艺，用导电材料430填充开口428和429的剩余部分。衬垫和/或导电材料430接触通孔416。可以使用诸如铜或另一金属的任何合适的导电材料430。在图46中示出所得到的结构。

[0128] 在图47中，例如使用诸如化学机械抛光工艺的研磨工艺去除多余的导电材料430。研磨工艺还可以去除硬掩模层408的剩余部分。在完成研磨工艺之后，已经在介电层406中形成导线444。导线444的顶面与介电层406的顶面齐平。由于使用掩模420，与如果不使用掩模420时的导线444A的长度相比，导线444A的长度减小。区域442表示在如果没有掩模420的情况下导线444A的应形成但尚未形成在半导体器件400中的截面(section)。

[0129] 在后续处理中，可以在介电层406上方形成具有或不具有导线的额外介电层。可以在半导体器件400上方形成外部接触件，从而使得半导体器件400能够电连接和/或物理连接至额外的器件。

[0130] 图48示出根据一些实施例的方法。在步骤502中，例如，如结合图33A至图33B所讨论的，确定线切口的最佳宽度。在步骤504中，例如，如图35所示，在第一覆盖层中图案化具有最佳宽度的开口。在步骤506中，例如，如图36所示，用掩模材料填充开口。在步骤508中，例如，如图37所示，平坦化掩模材料。在步骤510中，例如，如图38至图41所示，沉积并图案化光刻胶以形成开口。在步骤512中，例如，如图42所示，使用掩模实施蚀刻工艺。在步骤514中，例如，如图44A和图44B所示，图案化硬掩模层。在步骤516中，例如，如图45A和图45B所示，使用图案化的硬掩模来图案化介电层。在步骤518中，例如，如图46所示，用导电材料填充介电层中的开口。在步骤520中，例如，如图47所示，平坦化导电材料。

[0131] 如本文所述，根据一些实施例提供了半导体器件和形成半导体器件的方法。实施图案化工艺以在半导体器件的目标层中图案化线。在一些实施例中，使用光刻图案化介电层，并且在图案化的介电层上方形成图案化的牺牲材料(有时称为反向材料)。在形成牺牲材料之后，通过在牺牲材料中形成开口来图案化牺牲材料。图案化的介电层和牺牲材料用于图案化下面的掩模层，其中，该掩模层又用于使用单个图案化步骤来图案化目标层。后续地，可以在低k介电层的开口中填充导电材料以限定互连线，互连线具有由图案化的牺牲材料限定的线切口。导线可以具有比使用其他类似的图案化工艺可实现的更细的节距，和/或可以使用简化的图案化工艺以更细的节距形成互连线。例如，可以使用单个图案化工艺来图案化目标层以形成具有一个或多个线切口的细节距导线。因为在单个图案化工艺中和/或使用如本文所述的简化的工艺来图案化目标层，所以可以实现图案的提高的准确度。这样，多个互连线可以形成为具有相同的尺寸或大致相同的尺寸，这允许更好地控制互连线的电阻。

[0132] 在一些实施例中，可以例如使用如本文所述的虚拟布局确定线端的线切口的目标宽度。可以使用所确定的最佳宽度在形成半导体器件期间形成掩模。掩模可以防止图案化介电层的位于掩模下面的区域，从而防止在后续处理期间在介电层中形成线端。如本文所述，可以改善半导体器件的RC性能，和/或可以减小器件所需的尺寸或占用面积。

[0133] 根据一些实施例提供了一种方法。该方法包括在目标层上方形成第一掩模层。该方法还包括在第一掩模层上方形成多个间隔件。该方法还包括在多个间隔件上方形成第二掩模层并且图案化第二掩模层以形成第一开口，其中，在平面图中，开口的主轴在与多个间隔件中的间隔件的主轴垂直的方向上延伸。该方法还包括在开口中沉积牺牲材料。该方法还包括图案化牺牲材料。该方法还包括使用多个间隔件和图案化的牺牲材料蚀刻第一掩模层。该方法还包括使用蚀刻的第一掩模层蚀刻目标层以在目标层中形成第二开口。该方法还包括用导电材料填充目标层中的第二开口。在实施例中，图案化牺牲材料包括使用极紫外光刻工艺图案化牺牲材料。在实施例中，多个间隔件中的相邻间隔件之间的间隙具有85.5nm或更小的节距。在实施例中，牺牲材料包括相对于用于形成第一掩模层的材料具有高蚀刻选择性的无机材料。在实施例中，牺牲材料是金属氧化物或金属氮化物。在实施例中，该方法还包括平坦化牺牲材料，其中在平坦化之后，牺牲材料的顶面与多个间隔件的顶面齐平。在实施例中，在图案化牺牲材料之后，牺牲材料覆盖相邻间隔件之间的一个或多个间隙。在实施例中，在目标层上方形成多个间隔件包括：在间隔件层上形成三层；使用光刻来图案化三层中的顶层；通过图案化的顶层蚀刻三层中的中间层；通过中间层来蚀刻三层中的底层；并且通过底层蚀刻间隔件层以形成多个间隔件。在实施例中，该方法还包括平坦化导电材料以形成多个互连线，其中，多个互连线中的两个相邻互连线具有将两个相邻互连线分开的物理间隙，该间隙设置在位于牺牲材料的部分下面的区域中，其中，该部分是在图案化牺牲材料之后留下的。

[0134] 根据一些实施例提供了一种方法。该方法包括在第二覆盖层上方形成第一覆盖层，第二覆盖层位于第一掩模层上方，第一掩模层位于介电层上方。该方法还包括在第一覆盖层中图案化开口，该开口具有目标宽度。该方法还包括用第一材料填充开口以形成掩蔽元件。该方法还包括在第一覆盖层上方形成第二掩模层，并且图案化第二掩模层以形成第一掩模，第一掩模包括多个开口。该方法还包括使用第一掩模和掩蔽元件蚀刻第一覆盖层和第二覆盖层，其中，掩蔽元件防止第二覆盖层的部分被蚀刻。该方法还包括通过第二覆盖层图案化第一掩模层以形成第二掩模。该方法还包括通过第二掩模图案化介电层，介电层的图案化暴露位于介电层下面的导电部件。该方法还包括在介电层中形成导线，其中，导线接触导电部件。在实施例中，开口的目标宽度等于：2X+S+2×(Z^2+V^2)^0.5；其中，2X是虚拟布局中的开口的目标宽度，S是偏置范围2S的一半，Z是切割宽度变化2Z的一半，并且V是线切口可以在实际位置和计划位置之间移动的距离。在实施例中，通过使用处理系统虚拟地设计将要形成的半导体器件来确定所述开口的目标宽度。在实施例中，掩蔽元件由无机材料形成，其中，该无机材料相对于第二掩模层的材料具有高蚀刻选择性。在实施例中，第一覆盖层的厚度大于或等于开口的目标宽度的一半。在实施例中，蚀刻停止层设置在第一覆盖层和第二覆盖层之间，并且第一覆盖层和蚀刻停止层的组合厚度满足以下关系：T1+T2＝T3×(1+目标OE％/SEL)；其中，T1是第一覆盖层的厚度，T2是蚀刻停止层的厚度，T3是第二掩模层的厚度，目标OE％是用于处理技术的目标过蚀刻百分比，以及SEL是第二掩模层相对于蚀刻停止层的蚀刻选择性。在实施例中，在第二掩模层的图案化期间消耗掩蔽元件。

[0135] 根据一些实施例提供了一种器件。该器件包括介电层。该器件还包括延伸穿过介电层的电源导轨，其中，电源导轨的侧壁包括一个或多个扭结。该器件还包括位于电源导轨的第一侧上的介电层中的第一组互连线。该器件还包括位于电源导轨的第一侧上的介电层中的第二组互连线，其中，一个或多个扭结中的第一扭结横向地定位在第一组互连线和第二组互连线之间。在实施例中，第一组互连线和第二组互连线之间的间隔是85.5nm或更小。在实施例中，该器件还包括位于电源导轨的第二侧上的介电层中的第三组互连线，第二侧与第一侧相对，其中，第一组互连线中的互连线的尺寸与第二组互连线中的互连线的尺寸相同，并且其中，第一组互连线的侧壁与第二组互连线的侧壁对准。在实施例中，至电源导轨的所有接触件形成为距离电源导轨的边缘最小距离。

[0136] 上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

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