本发明涉及半导体集成电路制造的领域，更具体地，本发明涉及具有部分或者完全包围的栅电极的非平面完全耗尽衬底晶体管及其制造方法。

为了提高器件性能，人们已经提出了绝缘体上硅(SOI)晶体管，用于制造新型的集成电路。图1图示了标准的完全耗尽的绝缘体上硅(SOI)晶体管100。SOI晶体管100包括具有绝缘层104的单晶硅衬底102，所述绝缘层104例如是形成在单晶硅衬底102上的埋入氧化物。单晶硅主体106被形成在绝缘层104上。栅极电介质层108被形成在单晶硅主体106上，并且栅电极110被形成在栅极电介质108上。源极112和漏极114区域沿栅电极110横向相对的两侧形成在硅主体106中。
完全耗尽的SOI已经作为一种晶体管结构被提出，该晶体管结构利用理想的亚阈值梯度，以获得最优化的导通电流/关断电流比。为了利用晶体管100实现理想的亚阈值梯度，硅主体106的厚度必须是晶体管的栅极长度(Lg)的约1/3大小，或者Tsi＝Lg/3。但是，当栅极长度缩减，特别是当栅极长度接近30nm时，对于不断减小硅膜厚度(Tsi)的需要使得此方法越来越不切实际。对于30纳米的栅极长度，所要求的硅主体厚度被认为需要小于10纳米，对于20纳米的栅极长度，所要求的硅主体厚度需要到约6纳米。制造厚度小于10纳米的薄硅膜被认为是极其困难的。一方面，获得一个纳米数量级的晶片均匀性是非常困难的挑战。另一方面，如下的情况，即能够接触这些薄膜来形成加高的源/漏区域以降低结电阻，变成几乎是不可能的，因为在栅极刻蚀以及栅极刻蚀和隔片刻蚀之后的各种清洗的过程中，源/漏区域中的薄硅层被消耗，留下的硅106不足以使硅在上面生长。
已经提出了诸如图2A和2B中示出的双栅极(DG)器件，来解决硅厚度的问题。双栅极(DG)器件200包括形成在绝缘衬底204上的硅主体202。栅极电介质206被形成在硅主体202的两侧，并且邻接被形成在硅主体202两侧的栅极电介质206来形成栅电极208。足够厚的诸如氮化硅的绝缘层209将栅电极208与硅主体202的顶部电隔离。
双栅极(DG)器件200实质上具有两个栅极，一个栅极位于器件沟道两侧中的一侧。因为双栅极器件200在沟道的每一侧都具有栅极，所以硅主体的厚度(Tsi)可以是单栅极器件的硅主体厚度的两倍，并仍然实现完全耗尽的晶体管的作用。也就是说，利用双栅极器件200，在Tsi＝(2×Lg)/3的情况下可以形成完全耗尽的晶体管。但是，双栅极(DG)器件200最可能制造的形式，要求利用比用于图案化器件的栅极长度(Lg)的光刻术小0.7倍的光刻术，来对主体202进行图案化。为了获得高密度的集成电路，通常理想的是对于栅电极208的栅极长度(Lg)进行最具侵蚀性的光刻术。虽然，双栅极结构使硅膜的厚度变为两倍(因为现在在沟道的两侧都存在栅极)，但是这些结构极难制造。例如，硅主体202要求可以制造具有约5∶1的高宽比(高度比宽度)的硅主体202的硅主体刻蚀。
图3图示了柱状的MOSFET 300。柱状的MOSFET 300包括形成在半导体衬底中的漏区域302。圆形硅柱303被形成在半导体衬底上。围绕该圆柱来形成栅极电介质层306和栅电极304。源区域308被形成在硅柱的顶部。电流在垂直于衬底的方向上在源漏区域之间流动。柱状MOSFET300的问题在于其是利用复杂的非常规的处理技术形成的。柱状MOSFET的另一个问题是源漏区域是被单独处理的，导致这些区域具有不同的电特性。

为了解决上述问题，提出了本发明。根据本发明的一个方面，提供了一种非平面半导体器件，包括：半导体主体，所述半导体主体具有顶表面，所述顶表面与形成在绝缘衬底之上的底表面相对，其中所述半导体主体具有一对横向相对的侧壁；栅极电介质，在所述半导体主体的所述顶表面上、在所述半导体主体的所述底表面上以及在所述半导体主体的所述横向相对的侧壁上形成所述栅极电介质；栅电极，在所述半导体主体的所述顶表面上的所述栅极电介质上、与所述半导体主体的所述横向相对的侧壁上的所述栅极电介质邻接、以及在所述半导体主体的所述底表面上的所述栅极电介质的下方形成所述栅电极；以及一对源/漏区域，所述一对源/漏区域形成在所述栅电极的相对两侧的所述半导体主体中。
根据本发明的另一个方面，提供了一种非平面半导体器件，包括：半导体主体，所述半导体主体具有顶表面，所述顶表面与底表面相对，所述底表面具有形成在绝缘衬底上的一部分，所述半导体主体具有形成在所述绝缘衬底上方的横向相对的侧壁；栅极电介质，在所述半导体主体的所述顶表面上、在所述半导体主体的所述横向相对的侧壁上、在所述半导体主体的底表面中不在所述绝缘衬底上的部分上形成所述栅极电介质；栅电极，在所述半导体主体的所述顶表面上的所述栅极电介质上、与所述半导体主体的所述横向相对的侧壁上的所述栅极电介质邻接、以及在所述半导体主体的所述底表面上的所述栅极电介质的下方形成所述栅电极；以及一对源/漏区域，所述一对源/漏区域形成在所述栅电极的相对两侧的所述半导体主体中。
根据本发明的另一个方面，提供了一种形成非平面半导体器件的方法，包括：在绝缘衬底上方形成半导体主体，所述半导体主体具有一对横向相对的侧壁和与底表面相对的顶表面；在所述半导体主体的所述顶表面上、在所述半导体主体的所述横向相对的侧壁上以及在所述半导体主体的所述底表面的至少一部分上形成栅极电介质；在所述半导体主体的所述顶表面上的所述栅极电介质上、与所述半导体主体的所述横向相对的侧壁上的所述栅极电介质邻接、以及下邻接形成在所述半导体主体的所述底表面的至少一部分上的所述栅极电介质来形成栅电极；以及在所述栅电极的相对两侧的所述半导体主体中形成一对源/漏区域。
根据本发明的另一个方面，提供了一种形成非平面晶体管的方法，包括：在绝缘衬底上形成半导体主体，所述半导体主体具有一对横向相对的侧壁、顶表面以及底表面；从所述半导体主体的下方去除所述绝缘衬底的一部分，以底切所述半导体主体并暴露出所述半导体主体的所述底表面的一部分；在所述半导体主体的所述顶表面上、在所述半导体主体的所述侧壁上、以及在所述半导体主体的所述暴露底部上形成栅极电介质；在所述半导体主体的上方并围绕所述半导体主体、以及在所述半导体主体的所述暴露部分的下方沉积栅极材料；利用第一各向异性刻蚀并随后进行各向同性刻蚀，将栅电极材料刻蚀成栅电极，以形成栅电极，其中在所述半导体主体的所述顶表面上的所述栅极电介质之上、与形成在所述半导体主体的所述侧壁上的所述栅极电介质形成所述栅电极邻接、以及在形成在所述半导体主体的所述底表面的所述暴露部分上的所述栅极电介质的下方形成所述栅电极；以及将掺杂剂置于所述栅电极的相对两侧的所述半导体主体中，以形成一对源/漏区域。
根据本发明的另一个方面，提供了一种形成非平面晶体管的方法，包括：在绝缘衬底上形成半导体主体，所述半导体主体具有顶表面、底表面以及一对横向相对的侧壁；在所述半导体主体上方并围绕所述半导体主体形成电介质膜，其中所述电介质膜具有开口，所述开口暴露出所述半导体主体的沟道区域；去除所述绝缘衬底在所述开口中位于所述半导体主体下方的一部分，以暴露出所述半导体主体的所述底表面的至少一部分；在所述开口中的所述半导体主体的所述顶表面上和所述侧壁上、以及在所述半导体主体的所述底表面的所述暴露部分上形成栅极电介质层；在所述电介质膜的上方、在所述开口之中、以及在所述半导体主体的所述顶表面上的所述栅极电介质上、与所述半导体主体的所述侧壁上的所述栅极电介质邻接、以及在所述半导体主体的所述暴露部分上的所述栅极电介质的下方，毯覆沉积栅电极材料；从所述电介质膜的所述顶表面去除所述栅电极材料，以形成栅电极；去除所述电介质膜；以及将掺杂剂置于所述电极的相对两侧的所述半导体主体中，以形成一对源/漏区域。
根据本发明的另一个方面，提供了一种形成非平面晶体管的方法，包括：在绝缘衬底上形成半导体主体，所述半导体主体具有顶表面、底表面以及一对横向相对的侧壁；在所述半导体主体的所述顶表面之上并且邻接所述半导体主体的所述横向相对侧壁形成牺牲栅电极，所述牺牲栅电极具有一对横向相对的侧壁；将掺杂剂置于所述牺牲栅电极的相对两侧的所述半导体主体中，以在所述栅电极的相对两侧形成一对源极/漏极延伸；沿着所述牺牲栅电极的横向相对的侧壁，形成一对侧壁隔片；邻接所述侧壁隔片在所述半导体主体上形成硅；对齐所述侧壁隔片将掺杂剂置于所述硅和所述半导体主体之中；在邻接所述侧壁隔片而在所述半导体主体上所形成的硅上，形成硅化物；在所述硅化物、所述牺牲栅极和所述侧壁隔片上形成电介质层；对所述电介质层进行平坦化，直至所述电介质层的所述顶表面与所述牺牲栅电极的顶表面平齐，并且暴露出所述牺牲栅电极为止；去除所述牺牲栅电极，以暴露出所述半导体主体的沟道区域和所述绝缘衬底；去除所述绝缘衬底在所述开口中的位于所述半导体主体下方的一部分，以暴露出所述半导体主体的所述底表面的至少一部分；在所述开口中的所述半导体主体的所述顶表面上和所述侧壁上、以及在所述半导体主体的所述暴露底表面的所述部分上形成栅极电介质层；在所述栅极电介质层上、在所述开口之中、以及在所述半导体主体的所述顶表面上的所述栅极电介质层上、与所述半导体主体的所述侧壁上的所述栅极电介质邻接、以及在所述半导体主体所述底表面的所述暴露部分上的所述栅极电介质的下方，毯覆沉积栅电极材料；以及从所述电介质膜的所述顶表面去除所述栅电极材料，以形成栅电极。
附图说明
图1是耗尽的衬底晶体管的横截面视图的示图。
图2A和图2B图示了双栅极耗尽的衬底晶体管。
图3是柱状MOSFET的示图。
图4A-4C图示了具有完全包围的或者几乎包围的栅电极的非平面晶体管。
图5是具有多个半导体主体的非平面晶体管的示图，其中所述半导体主体具有完全包围的或者部分包围的栅电极。
图6A-6G图示了利用减成制造工艺制造具有完全包围的或者几乎包围的栅电极的非平面晶体管的方法。
图7A-7D图示了利用替换栅极制造工艺形成具有完全包围的或者几乎包围的栅电极的非平面晶体管的方法。
图8A-8G图示了利用替换栅极制造工艺形成具有完全包围的或者几乎包围的栅电极的非平面晶体管的方法。
图9是图示了可以被用来获得部分耗尽的和完全耗尽的非平面晶体管的主体高度和主体宽度的曲线，所述非平面晶体管分别具有20纳米和30纳米的栅极长度(Lg)。

本发明是一种新型的非平面器件结构及其制造方法，其中，所述非平面器件结构具有完全包围沟道区域的栅电极或者几乎完全包围沟道区域的栅电极。在下面的详细描述中阐述了很多具体细节，以便于充分理解本发明。在另外一些例子里，没有对公知的半导体工艺和制造技术进行详细的描述，以避免不必要地模糊本发明。
本发明是一种新型的非平面晶体管结构。在本发明的实施例中，非平面晶体管具有完全包围沟道区域的栅电极。在本发明的另一个实施例中，非平面晶体管具有部分或者几乎完全包围晶体管沟道区域的栅电极。具有完全包围沟道区域或者几乎完全包围沟道区域的栅电极的晶体管的优点是，更容易耗尽器件的沟道区域，并由此放宽对于半导体主体厚度(Tsi)和宽度(Wsi)的尺寸限制。此外，通过完全或者部分地围绕器件的沟道，由于在器件中提供了两个额外的角部，这增大了载流子的密度，从而增大了器件的驱动电流。
图4A是非平面晶体管400的俯视图，所述非平面晶体管400根据本发明的实施例具有完全包围栅电极或者部分包围栅电极。图4B是当栅电极部分包围器件沟道区域时穿过栅电极所取的图4A的横截面视图。图4C是当栅电极完全包围器件沟道区域时穿过栅电极所取的图4A的横截面视图。非平面器件结构理想地用于在完全耗尽的衬底晶体管应用中。非平面器件结构包括形成在绝缘衬底402上的薄半导体主体408。栅极电介质422被形成在半导体主体的顶表面、侧壁以及底表面的至少一部分上。在位于半导体主体的顶表面上的栅极电介质422上、与被形成在半导体主体的侧壁上的栅极电介质邻接以及在被形成在半导体主体的底表面上的栅极电介质的下方形成栅电极424。在栅电极424相对两侧的半导体主体408中形成源漏区域。因为栅电极和栅极电介质在三个侧面和第四侧面的至少一部分上围绕半导体主体408的沟道区域，所以当晶体管被“导通”时，半导体主体可以容易地被完全耗尽，由此可以形成栅极长度小于30纳米的完全耗尽的晶体管，而不需要使用超薄的半导体主体或者要求将半导体主体光刻图案化至小于器件的栅极长度(Lg)的尺寸。也就是说，本发明的非平面晶体管的结构可以制造完全耗尽的晶体管，其中半导体主体的厚度和半导体主体的宽度等于器件的栅极长度。因为本发明的新型非平面晶体管可以以完全耗尽的方式工作，所以该器件的特征在于理想的(即非常陡峭的)亚阈值斜率(理想的是在25℃下为60mV/decade)，以及小于100mV/V(理想的是约60mV/V)的减小的漏极导致势垒下降(DIBL)短沟道效应，这导致当器件被“关断”时更低的漏电流，从而得到更低的功耗。
根据本发明的实施例的非平面晶体管400的示例被图示在图4A-4C中。非平面晶体管400被形成在绝缘衬底402上。在本发明的实施例中，绝缘衬底402包括下部的单晶硅衬底404，其中诸如二氧化硅膜的绝缘层406被形成在所述单晶硅衬底404上。然而，非平面晶体管400可以被形成在任何公知的绝缘衬底上，所述绝缘衬底例如是由二氧化硅、氮化物、氧化物和蓝宝石形成的衬底。
非平面晶体管400包括半导体主体408。半导体主体408提供器件的源区域430、漏区域432和沟道区域450。半导体主体408可以由任何公知的半导体材料形成，所述半导体材料例如但不限于是硅(Si)、锗(Ge)、硅锗合金(SixGey)、砷化镓(GaAs)、InSb、GaP、GaSb和碳纳米管。半导体主体408可以由任何公知的材料形成，所述公知的材料可以通过施加外部电控制从绝缘状态转变至导电状态。当希望晶体管400具有最佳的电性能时，半导体主体408理想地是单晶膜。例如，当晶体管400被用于高性能应用中，例如被用于诸如微处理器的高密度电路中时，半导体主体408是单晶膜。然而，当晶体管400被用于对性能的要求不那么苛刻的应用，例如用于液晶显示器中时，半导体主体408可以是多晶膜。绝缘体406使半导体主体408与单晶硅衬底402绝缘。在本发明的实施例中，半导体主体408由单晶硅膜所形成。
半导体主体408具有一对横向相对的侧壁410和412，所述一对侧壁410和412被定义出半导体主体宽度(Wsi)414的距离所隔开。此外，半导体主体408具有顶表面416，所述顶表面416与形成在衬底402上的底表面418相对。顶表面416和底表面418之间的距离定义出主体高度(Tsi)420。在本发明的实施例中，主体高度420基本上等于主体宽度(Wsi)414。在本发明的实施例中，主体408具有小于30纳米并且理想的是小于20纳米的宽度414和高度(Tsi)420。在本发明的实施例中，主体高度420在主体宽度414的1/2到主体宽度414的两倍之间。
非平面器件400具有栅极电介质层422。如图4A-4C所示，这样来形成栅极电介质层422，即在半导体主体408沟道区域350的三个侧面上并围绕沟道区域350的三个侧面、以及在半导体主体408沟道区域450的底表面418的至少一部分上或者下邻接该至少一部分来形成。在本发明的部分交叠的实施例中，如图4B所示，在侧壁412上或者邻接侧壁412、在顶表面416上、在侧壁410上或者邻接侧壁410，并且在半导体主体408底表面418的从侧壁412向底表面中心延伸的一部分上形成栅极电介质层422，并且栅极电介质层422覆盖从侧壁410向底表面418中心部分延伸的第二部分。在图4B中示出的几乎包围的实施例中，栅极电介质层422至少覆盖半导体主体408的下角部423，在另一个实施例中，栅极电介质层422在每一侧延伸半导体主体408宽度的约1/3。在图4C中示出的完全包围的实施例中，在半导体主体408的沟道区域的侧壁412上或者邻接侧壁412、在顶表面416上、在侧壁410上或者邻接侧壁410、以及在整个底表面418上形成栅极电介质层422。栅极电介质层422可以是任何公知的栅极电介质层。在本发明的实施例中，栅极电介质层是二氧化硅(SiO2)、氧氮化硅(SiOxNy)或者氮化硅(Si3N4)电介质层。在本发明的实施例中，栅极电介质层422是厚度被形成至5埃到20埃之间的氧氮化硅膜。在本发明的实施例中，栅极电介质层422是诸如金属氧化物电介质的高K值栅极电介质层，所述金属氧化物电介质例如但不限于是五氧化二钽(Ta2O5)、氧化钛(TiO2)、氧化铪(HfO2)、HfSiOxNy、氧化锆(ZrO2)和氧化镧(LaO2)。栅极电介质层422可以是其他类型的高K值电介质，例如但不限于是PZT。
非平面器件400具有栅电极424。如图4A-4C所示，在栅极电介质层422上并围绕其形成栅电极424。在图4B中示出的本发明的部分交叠的实施例中，这样来形成栅电极424，即在形成在半导体主体408沟道区域450的侧壁412上的栅极电介质422上或者邻接所述栅极电介质422、在半导体主体408沟道区域的顶表面416上形成的栅极电介质层422上、在半导体主体408沟道区域的侧壁410上形成的栅极电介质层422上或者邻接所述电介质层422、以及在半导体主体408沟道区域的底表面418的下方形成的栅极电介质层422的下方或者在所述栅极电介质层422之下与其紧邻来形成。在本发明的几乎全围绕栅电极晶体管的实施例中，栅电极424在半导体主体的沟道区域450的每一侧，在底表面418的下方延伸半导体主体408的宽度的约1/3。其目标是使栅电极围绕器件的角部423，以便足以提供良好的角部控制。在几乎全围绕的实施例中，底表面的剩余部分被形成埋入绝缘层406上。在图4C中示出的完全包围的实施例中，这样来形成栅电极424，即在形成在半导体主体408沟道区域的侧壁412上的栅极电介质层422上或者邻接所述栅极电介质422、在半导体主体408沟道区域的顶表面416上形成的栅极电介质层422上、与在半导体主体408沟道区域的侧壁410上形成的栅极电介质层422邻接或者在所述电介质层422上、以及在半导体主体408沟道区域形成的栅极电介质层422的下方或者在所述栅极电介质层422之下与其紧邻来形成。栅电极424具有一对横向相对的侧壁426和428，所述一对侧壁426和428被定义出晶体管400的栅极长度(Lg)430的距离所隔开。在本发明的实施例中，栅电极424的横向相对的侧壁426和428在与半导体主体408的横向相对的侧壁410和412垂直的方向上延伸。
栅电极424可以由任何合适的栅电极材料形成。在本发明的实施例中，栅电极424由被掺杂至浓度为1×1019原子/cm3至1×1021原子/cm3之间的多晶硅组成。在本发明的实施例中，栅电极可以是金属栅电极，例如但不限于是钨、钽、钛以及它们的氮化物。在本发明的实施例中，栅电极由具有与沟道材料相一致的功函数(例如，对于硅为4.0-5.2eV)的材料所形成。应该理解，栅电极424不必是单一的材料，而可以是若干薄膜的复合堆叠，例如但不限于多晶硅/金属电极或者金属/多晶硅电极。
非平面晶体管400具有源区域430和漏区域432。如图4A所示，源区域430和漏区域432被形成在栅电极424相对两侧的半导体主体408中。源区域430和漏区域432形成诸如N型或者P型导电性的同一导电类型。在本发明的实施例中，源区域430和漏区域432具有1×1019原子/cm3至1×1021原子/cm3之间的掺杂浓度。源区域430和漏区域432可以形成均一的浓度或者可以包括不同浓度或者掺杂分布(doping profile)的子区域，诸如尖端(tip)区域(例如，源/漏延伸区)。在本发明的实施例中，当晶体管400是对称的晶体管时，源区域430和漏区域432具有相同的掺杂浓度和分布。在本发明的实施例中，当非平面晶体管400被形成为非对称晶体管时，源区域430和漏区域432的掺杂浓度和特征可以不同，以便获得特定的电特性。源和漏区域还可以包括外延硅再生长物和/或硅化物，以提高器件的性能。
半导体主体408位于源区域430和漏区域432之间的部分，限定出晶体管400的沟道区域450。沟道区域450还可以被限定为半导体主体408中由栅电极424所围绕的区域。但是，有时源/漏区域可以通过例如扩散稍微地延伸到栅电极的下方，以限定出稍微小于栅电极长度(Lg)的沟道区域。在本发明的实施例中，沟道区域450是本征或者未掺杂的单晶硅。在本发明的实施例中，沟道区域450是掺杂的单晶硅。当沟道区域450被掺杂时，其通常被掺杂到1×1016原子/cm3至1×1019原子/cm3之间的导电水平。在本发明的实施例中，当沟道区域被掺杂时，其通常被掺杂成与源区域430和漏区域432相反的导电类型。例如，当源漏区域是N型导电性时，沟道区域450将被掺杂至P型导电性。类似地，当源漏区域是P型导电性时，沟道区域450将是N型导电性。这样，非平面晶体管400可以分别被形成为NMOS晶体管或者PMOS晶体管。沟道区域450可以是被均匀掺杂的，或者可以是被非均匀掺杂的或者以不同的浓度进行掺杂，以提供特定的电特性和性能特性。例如，如果需要的话，沟道区域450可以包括公知的“晕圈(halo)”区域。当晶体管被“导通”时，电流在源区域430和漏区域之间通过被栅控的沟道区域450而在平行于衬底402平面的方向上流动。
通过提供围绕半导体主体所有侧面的栅极电介质和栅电极，非平面晶体管可以具有下列特征，即具有四个沟道和四个栅极：在半导体主体408的侧面412上在源漏区域之间延伸的第一栅极(g1)和第一沟道；在半导体主体408的顶表面416上在源漏区域之间延伸的第二栅极(g2)和第二沟道；在半导体主体408的侧壁410上在源漏区域之间延伸的第三栅极(g3)和第三沟道；以及在半导体主体408的底表面418上位于源漏区域之间的第四栅极(g4)和第四沟道。晶体管400的栅极“宽度”(Gw)是四个栅极的宽度的总和。也就是说，晶体管400的栅极宽度等于硅主体408在侧壁410处的高度420，加上硅主体408在顶表面416处的宽度，加上硅主体408在侧壁412处的高度420，加上半导体主体408在栅电极424之上的底表面的量。通过使用耦合到一起的多个器件(例如，由单个栅电极424所围绕的多个硅主体408)，可以得到更大“宽度”的晶体管。
如上所述，晶体管400的栅极“宽度”等于由晶体管400的半导体主体408所生成的四个栅极宽度的总和。为了制造具有更大栅极宽度的晶体管，晶体管400可以包括如图5中所示的附加的或者多个半导体主体或者指状物408。如图5所示，每一个半导体主体408具有栅极电介质层422，所述栅极电介质层422被形成在其顶表面、侧壁以及底表面或者底表面的一部分上。在每一半导体主体408上的各个栅极电介质422上并且邻接所述各个栅极电介质422形成栅电极424。如图5所示，每一个半导体主体408还包括源区域430和漏区域432，所述源区域430和漏区域432被形成在栅电极424的相对两侧的半导体主体408中。在本发明的实施例中，每一个半导体主体408形成有与其他的半导体主体408相同的宽度和高度(厚度)。在本发明的实施例中，如图5所示，半导体主体408的每一个源区域430和漏区域432通过源极焊盘(landing pad)560和漏极焊盘580被电耦合在一起。或者，可以通过用来将各种晶体管400电互连到一起成为功能电路的更高层面的金属化(例如，金属1、金属2、金属3...)，将源区域430和漏区域432耦合在一起。如图5所示的晶体管400的栅极宽度等于由每一个半导体主体408所产生的栅极宽度的总和。这样，可以形成具有任意所需栅极宽度的三栅极(trigate)晶体管400。
因为沟道区域450在所有侧面上被栅电极424和栅极电介质422所围绕，所以晶体管400可以以完全耗尽的方式工作，其中，当晶体管400被“导通”时，沟道区域450完全耗尽，由此提供完全耗尽的晶体管的有利电特性和性能。就是说，当晶体管400被“导通”时，在沟道区域450中形成耗尽区域，并同时在区域450的表面处形成反型层(即在半导体主体的侧表面410和412、顶表面416和底表面418上形成反型层)。反型层具有与源漏区域相同的导电类型，并且在源漏区域之间形成导电沟道，以允许电流在其间流动。耗尽区域耗尽来自反型层下方的自由载流子。除反型层以外的整个沟道区域450被耗尽了载流子，因此晶体管可以被称为是“完全耗尽的”晶体管。相对于非完全耗尽的或者部分耗尽的晶体管，完全耗尽的晶体管的电性能特性提高了。例如，使晶体管400在完全耗尽的方式下工作，为晶体管400提供了理想的或者非常陡峭的亚阈值斜率。即使当非平面晶体管被制造成具有小于30nm的半导体主体厚度时，该非平面晶体管也可以被制成具有小于80mV/decade并且理想的是约60mV/decade的非常陡峭的亚阈值斜率。此外，当使晶体管400在完全耗尽的方式下工作时，晶体管400具有改善的漏极导致势垒下降(DIBL)效应，这提供了更好的“关断”状态漏流，实现了更低的漏流并由此降低了功耗。在本发明的实施例中，三栅极晶体管400具有小于100mV/V且理想的是小于40mV/V的DIBL效应。
图9是两条曲线902和904的示图，所述两条图线902和904给出了将产生完全耗尽的(F.D)或者部分耗尽的(P.D)非平面晶体管的主体高度和主体宽度，其中所述非平面晶体管分别具有30nm(902)和20nm(904)的栅极长度(Lg)。在本发明的实施例中，主体高度、主体宽度和栅极长度被选择为具有将形成完全耗尽的晶体管的尺寸。在其他的实施例中，非平面晶体管具有将形成部分耗尽的晶体管的主体高度、主体宽度和栅极长度。
本发明的非平面晶体管可以被认为是非平面晶体管，因为沟道区域450的反型层被形成在半导体主体408中的水平方向上以及垂直方向上。本发明的半导体器件也可以被认为是非平面器件，因为来自栅电极424的电场被从水平侧(g2和g4)以及垂直侧(g1和g3)上施加。
在图6A-6G中图示了根据本发明实施例制造具有部分或者完全包围的栅电极的非平面晶体管的方法。图6A-6G的方法可以被称为减成制造工艺。非平面晶体管的制造开始于绝缘衬底602。如图6A所示，在绝缘衬底602上形成硅或者半导体膜608。在本发明的实施例中，绝缘衬底602包括下部的单晶硅衬底604和顶部的诸如二氧化硅膜或者氮化硅膜之类的绝缘层606。绝缘层606将半导体膜608与衬底604隔离，并且在实施例中被形成至200埃至2000埃之间的厚度。绝缘层606有时被称为“埋入氧化物”层。当硅或者半导体膜608被形成在绝缘衬底602上时，制造出了绝缘体上硅或者半导体(SOI)衬底。
虽然半导体膜608理想的是硅膜，但是在其他实施例中它可以是其他类型的半导体膜，例如但不限于是锗(Ge)、硅锗合金(SixGey)、砷化镓(GaAs)、InSb、GaP、GaSb以及碳纳米管。在本发明的实施例中，半导体膜608是本征的(即未掺杂的)硅膜。在其他实施例中，半导体膜608被掺杂成具有1×1016原子/cm3至1×1019原子/cm3之间的浓度水平的p型或者n型导电性。半导体膜608可以被原位掺杂(即当被沉积时进行掺杂)或者在形成在衬底602上之后通过例如离子注入来进行掺杂。在形成之后进行掺杂可以允许在同一绝缘衬底上容易地同时制造出PMOS以及NMOS非平面器件。此时的半导体主体掺杂水平就决定了器件的沟道区域的掺杂水平。
半导体膜608被形成至这样的厚度，即所述厚度近似地等于所制造非平面晶体管的后续形成的(多个)半导体主体所期望的高度。在本发明的实施例中，半导体膜608具有小于30纳米且理想的是小于20纳米的厚度或者高度609。在本发明的实施例中，半导体膜608被形成至这样的厚度，即所述厚度近似地等于所制造非平面晶体管的所期望的栅极“长度”。在本发明的实施例中，形成比器件的所期望的栅极长度更厚的半导体膜608。在本发明的实施例中，半导体膜608被形成至这样的厚度，即所述厚度将可以使所制造的非平面晶体管对其设计栅极长度(Lg)以完全耗尽的方式工作。
半导体膜608可以以任何公知的方法被形成在绝缘衬底602上。在被称为SIMOX技术的、形成绝缘体上硅衬底的一种方法中，氧原子以高剂量被注入到单晶硅衬底中，然后进行退火以在衬底之中形成埋入氧化物606。单晶硅衬底中在埋入氧化物以上的部分成为硅膜608。目前用于形成SOI衬底的另一种技术是外延硅膜转移技术，其通常被称为键合SOI。在此技术中，第一硅晶片具有在其表面生长的薄氧化物，其将在以后作为SOI结构中的埋入氧化物606。接着，将高剂量的氢注入到第一硅晶片中，以在第一晶片的硅表面之下形成高应力区域。此第一晶片然后被翻转并被键合到第二硅晶片的表面。第一晶片随后沿着由氢注入所产生的高应力平面解理。这得到了在顶部具有薄硅层的SOI结构，而埋入氧化物位于在单晶硅衬底上面的所有结构之下。诸如HCl磨平或者化学机械抛光(CMP)之类的公知磨平技术可以被用来将半导体膜608的顶表面磨平至其所期望的厚度。
此时，如果需要的话，可以在SOI半导体膜608之中形成隔离区域(没有示出)，以便将待形成于其中的各个晶体管相互隔离。可以通过将衬底膜608围绕非平面晶体管的部分由例如公知的光刻和刻蚀技术刻蚀掉，并随后用诸如SiO2的绝缘膜回填被刻蚀区域，来形成隔离区域。
接着，如图6B所示，利用标准的光刻和刻蚀技术，在半导体膜608中定义出用于三栅极晶体管的半导体主体或者鳍状物620。在本发明的实施例中，鳍状物或者主体620被图案化成具有宽度618，所述宽度618等于或者大于所制造晶体管栅极长度(Lg)的所期望的宽度。这样，使用于制造晶体管的最苛刻的光刻术约束与栅电极图案化相关联，而不是与半导体主体或者鳍状物定义相关联。在本发明的实施例中，半导体主体或者鳍状物将具有宽度618，所述宽度618小于或者等于30纳米且理想的是小于或者等于20纳米。在本发明的实施例中，半导体主体或者鳍状物具有近似地等于硅主体高度609的宽度618。在本发明的实施例中，鳍状物或者主体620具有宽度618，所述宽度618为半导体主体高度609的1/2到半导体主体高度609的两倍之间。
此外，可以使用光刻和刻蚀步骤来形成如图5中所示的用于单个晶体管的多个半导体主体或者鳍状物。这样，在整个晶片上，可以制造具有不同栅极宽度(Gw)的若干晶体管。还可以使用光刻和刻蚀步骤来由半导体膜形成源极焊盘622和漏极焊盘624，以便为晶体管提供接触区域。此外，当多个半导体主体被用于非平面晶体管中时，焊盘可以被用来将各个源区域连接起来，以及将各个漏区域连接起来。
半导体膜608可以通过公知的光刻和刻蚀技术而被图案化成鳍状物和焊盘，这些技术通常包括：通过掩蔽、曝光并显影毯覆(blanket)沉积的光刻胶膜来形成光刻胶掩模，然后对齐光刻胶掩模来刻蚀半导体膜，以分别形成一个或多个硅主体或者鳍状物620以及源漏极焊盘622和624。刻蚀半导体膜608，直至暴露出下面的埋入绝缘层606为止。可以使用诸如各向异性等离子体刻蚀或者反应离子刻蚀之类的公知半导体刻蚀技术，对齐光刻胶掩模来刻蚀半导体膜608。在半导体膜608被刻蚀以形成半导体主体或者鳍状物620(以及源极/漏极焊盘622和624，如果需要的话)之后，通过诸如化学剥离和O2灰化之类的公知技术去除光刻胶掩模，以制造出如图6B中所示的衬底。
接着，如图6C所示的，埋入氧化层606中形成在半导体主体620下方的一部分被去除。可以进行快速各向同性氧化物刻蚀来对半导体主体620进行“底切”并去除埋入氧化层606在半导体主体620下方的一部分或者全部。在制造几乎包围的栅电极时，绝缘刻蚀(底切刻蚀)仅仅去除绝缘膜在半导体主体620下方的一部分。在本发明的实施例中，刻蚀自半导体主体620每侧的下方去除绝缘膜606的主体宽度的约1/3。当形成具有完全包围的栅电极的晶体管时，自半导体主体620的下方去除埋入绝缘层606的整个部分。在这种情况下，半导体主体620可以由形成在埋入绝缘层剩余部分上的源漏极焊盘622和624来支撑。可以使用任何公知的对于半导体材料具有选择性的各向同性氧化物刻蚀(即，可以优选刻蚀绝缘膜606而不会明显刻蚀半导体膜608的刻蚀)。具有至少10∶1的选择性的刻蚀是所希望的。当半导体膜608是硅而绝缘膜606是氧化硅时，可以使用包含氟化氢(HF)的缓冲氧化物刻蚀(BOE)。
接着，在每一个半导体主体620上并围绕其形成栅极电介质层626。也就是说，栅极电介质层626被形成在半导体主体620的顶表面627上，并被形成在每一个半导体主体620的横向相对的侧壁628和629上。当形成部分包围的栅电极时，栅极电介质层626被形成在半导体主体620的底侧的暴露部分631上。当形成完全包围的栅电极时，栅极电介质层被形成在被暴露的半导体主体的整个底表面上。栅极电介质可以是沉积的电介质或者生长的电介质。栅极电介质层626应该通过保形工艺形成，其中所述保形工艺可以允许在半导体主体620的底侧上形成电介质626。在本发明的实施例中，栅极电介质层626是利用干法/湿法氧化工艺生长的二氧化硅电介质膜。在本发明的实施例中，使氧化硅膜生长到5埃至15埃之间的厚度。在本发明的实施例中，栅极电介质膜626是沉积的电介质，例如但不限于是诸如金属氧化物电介质之类的高介电常数膜，所述金属氧化物电介质例如为五氧化二钽(Ta2O5)、氧化钛(TiO2)、氧化铪(HfO2)、HfSiOxNy、氧化锆(ZrO2)和氧化镧(LaO2)，或者为其他的高K值电介质，例如通过化学气相沉积(CVD)或者原子层沉积(ALD)形成的PZT和BST。
接着，还是如图6D所示，栅电极材料630被毯覆沉积在衬底上方。这样来形成栅电极630，即在半导体主体620顶表面627上形成的栅极电介质层626上、在半导体主体620侧壁628和629上形成或者与其邻接形成的栅极电介质626上或者邻接所述栅极电介质626、以及在主体620的底部上的栅极电介质下方或者下邻接所述电介质来形成。通过诸如CVD或者ALD之类的保形工艺形成栅电极材料630，以便确保栅电极材料可以填充半导体主体的底切部分的下方，使得栅电极可以部分地或者完全地包围半导体主体620。栅电极材料630可以被沉积至200埃到3000埃之间的厚度。在实施例中，栅电极材料被沉积到足够形成这样的栅电极的厚度或者高度，所述栅电极具有半导体主体620高度609的至少三倍的高度。在本发明的实施例中，栅电极材料包括多晶硅。在本发明的另一个实施例中，栅电极材料包括多晶态的硅锗合金。在本发明的又一个实施例中，栅电极材料可以包括诸如钨、钽及其氮化物的金属膜。
接着，如图6D所示，硬掩模材料被沉积并被定义成图案化的硬掩模632，所述图案化的硬掩模632定义出将形成栅电极的位置。硬掩模材料可以由任何材料形成，其中所述的材料在随后将栅电极材料刻蚀成栅电极时，将不会被明显地刻蚀掉。在本发明的实施例中，硬掩模材料是被形成至20纳米到100纳米之间的厚度的氮化硅。可以利用标准的光刻和刻蚀技术将硬掩模材料形成为图案化的硬掩模634。图案化的硬掩模634被形成至这样的宽度，其中所述宽度是器件的栅电极长度所期望的。
接着，对齐硬掩模634刻蚀栅电极材料，以形成栅电极636。在本发明的实施例中，首先如图6E所示对齐硬掩模来各向异性地刻蚀栅电极，以形成一对横向相对的侧壁639和641。在本发明的实施例中，所述各向异性刻蚀被持续至刚好差不多所有没有被掩蔽的栅电极材料630被去除并且恰好在埋入绝缘层606露出之前为止。在本发明的另一个实施例中，所述各向异性刻蚀被持续至所有没有被掩蔽的栅电极材料630被去除并且露出埋入绝缘层606为止。在本发明的实施例中，利用适当的刻蚀来进行所述各向异性刻蚀，所述刻蚀在栅电极的侧壁639和641上形成钝化聚合物膜，以助于确保形成与硬掩模634对齐的垂直侧壁。可以使用任何合适的各向异性刻蚀技术和刻蚀剂，其可以各向异性地刻蚀栅电极材料，而不会明显地刻蚀硬掩模和半导体膜608。当半导体膜和栅电极由诸如硅的相同材料形成时，诸如氮化硅的硬掩模可以被用来将半导体膜图案化为主体，在栅极图案化刻蚀过程中留下的硬掩模用于保护(多个)半导体主体在栅极刻蚀过程中不被刻蚀。横向相对的侧壁639和641之间的距离定义出器件的栅极长度(Lg)。当硬掩模材料是氮化硅且栅电极材料是硅或者多晶硅时，可以对栅电极进行各向异性的刻蚀，并且可以通过使用HBr/Cl2/O2化学品的等离子刻蚀来形成钝化聚合物膜。
接着，如图6F所示，在各向异性刻蚀之后，将刻蚀换成各向同性刻蚀。各向同性刻蚀将栅电极材料从将半导体主体下方不形成栅电极的区域去除。很重要的是从半导体主体620的下方去除栅电极材料的不需要的部分，从而可以使源漏区域与栅电极短路的“纵梁(stringer)”不被留下。可以在各向异性刻蚀完全向下刻蚀至下面的绝缘层之后，或者可以在各向异性刻蚀几乎到达下面的绝缘层之后，进行被用来去除“纵梁”的各向同性刻蚀。栅电极上的聚合物侧壁钝化保护栅电极在各向同性刻蚀步骤过程中不被横向地刻蚀。虽然在栅电极的底部附近可能发生栅电极634的某种横向底切635，但是栅电极的钝化顶部应当保持其原来的外形。通过修改绝缘层底切的量以及向绝缘层中凹入的深度，可以控制底切的程度。刻蚀栅电极634，直至栅电极完全与被用于形成主体620和源漏区域焊盘的半导体膜608隔离为止。在本发明的实施例中，利用热磷酸湿法刻蚀来实施各向同性刻蚀。在本发明的实施例中，用于定义出硬掩模并因此定义出栅电极636的光刻工艺，利用了用于制造非平面晶体管的最小值的或者最小尺寸的光刻工艺。(就是说，在本发明的实施例中，栅电极636的栅极长度(Lg)具有由光刻术所限定的晶体管最小特征尺寸。)在本发明的实施例中，栅极长度小于或者等于30纳米，且理想的是小于或者等于20纳米。
接着，如图6G所示，晶体管的源极640和漏极642区域被形成在栅电极636相对两侧的半导体主体620中。如图6G所示，通过为形成区域640和642而将掺杂剂644置于栅电极630两侧639、641的半导体主体620之中，可以分别形成源漏区域640和642。如果使用了源漏极焊盘622和624，则它们也可以在此时被掺杂。对于PMOS三栅极晶体管，栅电极相对两侧的半导体鳍状物或者主体620被掺杂成P型导电性并被掺杂至1×1020原子/cm3至1×1021原子/cm3的浓度，以形成源漏区域。对于NMOS三栅极晶体管，栅电极相对两侧的半导体鳍状物或者主体620被n型导电性离子掺杂至1×1020原子/cm3至1×1021原子/cm3的浓度，以形成源漏区域。在本发明的实施例中，通过离子注入来掺杂主体。在本发明的实施例中，如图6G所示，离子注入发生在垂直方向上(即垂直于衬底600的方向)。当栅电极630是多晶硅栅电极时，其可以通过首先去除硬掩模634而在离子注入工艺过程中被掺杂。多晶硅栅电极630将起到掩模的作用，以防止离子注入步骤掺杂非平面晶体管的沟道区域648。沟道区域648是半导体主体620位于栅电极636下方或者被栅电极636所围绕的部分。如果栅电极636是金属电极，则可以使用电介质硬掩模634来防止离子注入工艺过程中的掺杂。在其他的实施例中，可以使用诸如固体源扩散之类的其他方法来掺杂半导体主体，以形成源漏极延伸。此时，就完成了对具有部分或者完全包围的栅电极的非平面晶体管的制造。
在本发明的实施例中，在形成源/漏区域或者源/漏延伸区域之前，可以在硅主体中形成“晕圈”区域。晕圈区域是形成在器件的沟道区域648中的掺杂区域，并且晕圈区域具有与器件的沟道区域的掺杂相同的导电性，但是具有比器件的沟道区域的掺杂稍高的掺杂浓度。晕圈区域可以通过利用大角度的离子注入技术，由栅电极下方的离子注入掺杂剂来形成。
此外，如果需要的话，图6G中所示的衬底可以被进一步处理，以形成附加的公知特征，例如重掺杂的源极/漏极接触区域、源漏区域和栅电极上的沉积硅、以及在源极/漏极接触区域和栅电极上形成硅化物。
图7A-7D图示了用于形成具有几乎包围或者完全包围的栅电极的非平面晶体管的替换栅极方法。当金属栅电极是所期望的时，使用替换栅极技术是理想的。替换栅极方法开始于如上述的减成法的图6A和6B所示出的相同的衬底和处理步骤。在将半导体膜图案化成半导体主体或者鳍状物620，并且形成了源漏极焊盘之后，电介质膜702被毯覆沉积在半导体主体和焊盘上方，并被毯覆沉积在埋入绝缘层606的暴露部分上方。绝缘层被形成为栅极高度所需的厚度。绝缘层702可以是诸如氮化硅或者二氧化硅之类的任何合适的绝缘层。电介质膜702由可以相对于半导体膜608进行选择性刻蚀的材料形成。此外，电介质膜理想地可以相对于下面的埋入绝缘层606被选择性刻蚀。当埋入绝缘层是二氧化硅并且半导体层608是硅时，绝缘层702可以是氮化硅。然后利用公知的光刻和刻蚀技术对毯覆沉积的绝缘膜702进行图案化，以在电介质膜702中形成开口或者沟槽704，所述开口或者沟槽704定义出将形成栅电极的位置。图案化的绝缘膜702形成定义掩模，用于通过镶嵌图案化方法(damascene patterningapproach)形成栅电极。利用任何合适的刻蚀剂来刻蚀电介质膜702，所述刻蚀剂可以各向异性地刻蚀电介质膜702而不会刻蚀半导体主体620。如图7A所示，刻蚀绝缘层702，直至暴露出下面的埋入绝缘层606以及半导体主体的将提供器件沟道区域的部分。开口704形成非平面晶体管的栅极长度(Lg)所需的宽度706。
接着，如图7B所示，从半导体主体620的下方刻蚀掉埋入绝缘层606以形成开口705，其中所述开口705底切半导体主体620的有效沟道区域。当形成具有几乎包围的栅电极的非平面晶体管时，绝缘层的底切刻蚀从半导体主体每一侧的下方去除绝缘层的一部分。在本发明的实施例中，底切刻蚀对半导体主体底切这样的量，即所述的量可以允许后续形成的栅电极至少包围半导体主体620的下角部并由此控制在所述角部中的电流。在本发明的实施例中，当形成具有几乎包围的栅电极的非平面晶体管时，底切刻蚀去除半导体主体620每一侧628和629下方的绝缘层的约1/3。当形成具有完全包围的栅电极的非平面器件时，埋入绝缘层的底切刻蚀被持续至半导体主体620的暴露部分(即沟道区域)下方的整个绝缘层被完全去除为止。可以使用任何公知的各向同性刻蚀，该各向同性刻蚀可以刻蚀埋入绝缘层而不会明显地刻蚀半导体主体。当埋入绝缘层是氧化硅并且半导体主体是硅时，可以利用包含缓冲的HF的湿法刻蚀，以形成底切开口705。此外，如图7B所示，底切刻蚀将轻微地底切图案化的绝缘层702，得到稍微更大的开口705以及沟槽704。
接着，如上所述，在半导体主体620的暴露部分(即沟道区域)上并围绕所述暴露部分形成栅极电介质层624。就是说，这样来形成栅极电介质层，即在半导体主体620的顶表面上、在半导体主体620的侧壁628和629上、以及在半导体主体的底侧631的暴露部分的下方或者下邻接所述暴露部分来形成。在完全包围的栅电极的情况下，栅极电介质层624被形成在沟道区域或者半导体主体的整个底侧631上。如上所述，栅极电介质层可以是任何合适的材料，并且应该利用诸如原子层沉积(ALD)或者化学气相沉积(CVD)之类的保形沉积工艺来形成，以确保在半导体主体620的底侧631上形成足够的栅极电介质层。
接着，栅电极材料被毯覆沉积在衬底上方，包括在电介质层702之上沉积，在半导体主体620上并围绕所述半导体主体620形成的栅极电介质上并围绕所述栅极电介质沉积，以及在绝缘层608上沉积。栅电极材料被沉积到足够完全填充开口705和706的厚度。栅电极材料可以是如上所述的用来形成栅电极的任何合适材料。在本发明的实施例中，栅电极材料是金属膜，例如但不限于是钨(W)、氮化钛(TiN)和硅化钴(CoSi2)。栅电极材料应由诸如化学气相沉积(CVD)或者原子层沉积(ALD)之类的沉积技术来形成，以形成保形膜，而使得整个沟槽开口706以及电介质掩模702和半导体主体620下方的底切区域705被填充。
接着，利用平坦化技术将多余的栅极材料从电介质层702的顶部去除，这样形成如图7C中所示的平坦化的顶表面。可以使用诸如化学机械抛光或者等离子体回蚀之类的任何公知的且合适的平坦化技术，来将多余的栅极材料从电介质膜702的顶部去除。
接着，如图7D所示，电介质膜702被去除。此时，可以如上所述的对半导体主体620的若干部分进行掺杂来形成源漏区域。这就利用替换栅极工艺完成了对具有部分或者完全包围的栅电极的非平面器件的制造。如果需要的话，此时可以添加公知的附加的特征，例如侧壁隔片、重掺杂的源极/漏极接触区域以及硅化物。
图8A-8G描述了形成具有包围或者完全包围的栅电极的非平面器件的方法，藉此，在形成了附加的特征之后使用了替换栅极工艺，其中所述附加的特征例如是尖端区域、隔片、附加的用于放射状源/漏区域的半导体和源/漏区域上的硅化物。
该工艺开始于如图6A和6B所示出的相同的衬底和处理步骤。如图8A所示，在将半导体膜608图案化以形成一个或者多个半导体主体620以及源极/漏极焊盘622和624之后，在硅主体620的顶表面和侧壁上形成牺牲栅极氧化层802和牺牲栅电极804。为了形成牺牲栅极电介质和电极，首先将牺牲栅极电介质层材料毯覆沉积在衬底上，包括沉积在绝缘层606的暴露表面上，沉积在半导体主体620以及半导体焊盘622和624的顶表面和侧壁上。接着，将牺牲栅电极材料毯覆沉积在衬底栅极电介质层上方。牺牲栅电极材料被沉积到后续形成用于非平面器件的栅电极的高度805所需的厚度。然后通过公知的技术，例如利用光刻和刻蚀，对牺牲栅电极材料和牺牲栅极电介质材料进行图案化，以形成如图8A中所示的牺牲栅电极804和牺牲栅极电介质802。牺牲栅电极和牺牲栅极电介质被图案化成相同的形状，并被图案化在相同的位置，其中后续形成的栅电极和栅极电介质将在所述位置处形成。在本发明的实施例中，牺牲栅电极材料由诸如氮化硅或者多晶硅之类的材料形成。
接着，如果需要的话，通过利用将用来形成源/漏区域的具有相同导电性类型的杂质，对牺牲栅电极804相对两侧的半导体主体620进行掺杂，可以形成尖端或者源极/漏极延伸。尖端区域可以通过任何公知的技术形成，例如通过离子注入来形成，其中如图8A所示，所述离子注入将掺杂剂806注入到半导体主体620中。牺牲栅极804防止半导体主体620的沟道区域在尖端形成步骤的过程中被掺杂。在本发明的实施例中，形成具有1×1019原子/cm3至1×1021原子/cm3之间的掺杂浓度的尖端区域。
接着，如果需要的话，如图8B所示，可以沿着牺牲栅电极804相对的两个侧壁形成电介质侧壁隔片808。侧壁隔片可以通过任何公知的技术来形成，例如通过将保形的侧壁隔片电介质毯覆沉积到衬底的上方，包括沉积在牺牲栅电极804的顶表面和侧壁，沉积在半导体主体620以及焊盘622和624的顶表面和侧壁上，并沉积到绝缘衬底602的暴露的表面上。电介质隔片材料被沉积到这样的厚度，即所述厚度近似等于隔片808所需的宽度。在本发明的实施例中，电介质隔片材料被沉积到20纳米至100纳米之间的厚度。隔片材料可以是氮化硅、氧化硅、氧氮化硅及其组合。然后对电介质隔片材料进行各向异性的回蚀，以将电介质隔片材料从所有的水平表面(例如，牺牲栅电极804的顶表面以及半导体主体620和绝缘层606的顶表面)去除，同时留下垂直表面(例如，牺牲栅电极804的侧壁)上的隔片材料，以形成如图8B所示的侧壁隔片808。通过使牺牲栅电极804的高度805充分地高于(例如3倍)半导体主体620的厚度或者高度，可以使用各向异性回蚀的“过刻蚀”来将隔片材料从半导体主体620以及焊盘622和624的侧壁上去除，同时留下足够的隔片材料，以在牺牲栅电极804的侧壁上提供隔片808。
接着，如图8C所示，可以将附加的硅810和/或硅化物812形成到半导体主体620以及焊盘622和624的暴露顶表面和侧壁上。可以利用选择性沉积工艺在半导体主体620的暴露表面上形成附加的硅。选择性硅沉积工艺将诸如外延硅之类的硅沉积到例如半导体主体620以及焊盘622和624的含硅区域，而不会将硅沉积到不含硅区域，例如牺牲栅电极804、电介质隔片808和绝缘层606。可以使用任何公知的选择性沉积工艺来提供附加的外延硅。在本发明的实施例中，50埃至500埃之间的附加外延硅倍选择性地沉积到半导体主体620和焊盘622和624上，以形成加高的源/漏区域。
接着，如果需要的话，可以在栅电极相对两侧的半导体主体(和附加的硅，如果使用了的话)以及焊盘622和624中形成高浓度源/漏区域。侧壁隔片808防止下面的在先形成的尖端区域和半导体主体620被高浓度源极/漏极注入物810掺杂。此外，同前面一样，牺牲栅电极804掩蔽沟道区域，以使其在高浓度源极/栅极的形成步骤的过程中不被掺杂。
此外，如果需要的话，如图8C所示，硅化物812可以被形成到半导体主体的暴露表面上，或者被形成到另外附加的硅膜上，其中所述硅化物812例如但不限于是硅化钴、硅化镍和硅化钛。通过自对准的或者“金属硅化”工艺，可以将硅化物形成到暴露的半导体主体的顶表面和侧表面上或者形成到附加的硅上。在自对准的或者“金属硅化”工艺中，难熔金属膜可以被毯覆沉积在包括硅区域和电介质区域的衬底上，其中所述难熔金属例如但不限于是钛、镍以及钴。然后，将衬底退火到这样的温度，即所述温度足够使毯覆沉积的金属层与含硅区域发生反应，以形成硅化物。诸如侧壁隔片808之类的区域以及绝缘层606将不与金属发生反应，并且金属在这些区域中将保持为未反应的金属。接着，可以使用选择性湿法刻蚀来去除未反应的金属，同时留下金属硅化物812。这样，如图8C所示，可以将硅化物仅仅选择性地形成到衬底的硅或者半导体区域上。
接着，如图8D所示，电介质层814被毯覆沉积到衬底上。电介质层被形成到足够完全覆盖包括牺牲栅电极804的衬底的厚度。电介质层814由这样的材料形成，即所述材料可以相对于牺牲栅极材料以及半导体主体620被选择性地刻蚀。就是说，电介质材料由这样的材料形成，藉此，可以将牺牲栅电极804去除，而不会明显地刻蚀掉电介质层814。在毯覆沉积电介质后，该电介质层被平坦化，例如进行化学机械平坦化，直至电介质膜的顶表面与牺牲栅电极平齐，并且牺牲栅电极的顶表面被暴露出来，如图8D所示。
接着，如图8E所示出的，牺牲栅极804和栅极电介质802被刻蚀掉，以在将形成栅电极的位置处形成开口816。如图8E所示出的，去除牺牲栅极808和牺牲栅极电介质层802，就暴露出了非平面器件的半导体主体620的沟道区域。去除牺牲栅电极在将形成栅电极的位置处形成了开口816。
接着，如图8F所示出的，对衬底进行底切刻蚀，以如上所述的形成底切开口818。如图8F所示的，底切刻蚀将绝缘层606的一部分从半导体主体620的沟道区域下方去除。为了形成完全包围的栅电极，可以使用底切刻蚀来将绝缘层606从半导体主体620的沟道下方完全去除，以暴露出半导体主体620沟道区域的整个底侧。或者，如上所述的，底切刻蚀可以从半导体主体620的沟道区域的每一侧下方仅仅去除绝缘层606的一部分，这样可以制造部分包围的栅电极。
接着，如图8G所示出的，在开口816和818中形成栅极电介质820和栅电极824。首先，将栅极电介质膜820毯覆沉积到衬底上。如上所述，栅极电介质材料覆盖半导体主体620的沟道区域的顶表面和侧壁，并覆盖半导体主体620的暴露下表面。栅极电介质材料通过诸如CVD或者ALD之类的保形工艺形成，以便确保在半导体主体620沟道区域的暴露底侧上形成栅极电介质材料。接着，栅极电极材料被毯覆沉积到栅极电介质上。栅电极材料可以是如上所述的任何公知的栅电极材料。然后对栅电极材料和栅极电介质进行化学机械平坦化，直至露出电介质层814的顶表面，如图8G所示。一旦栅电极材料和栅极电介质材料被向下抛光或者被从电介质材料814的顶部去除，栅电极824和栅极电介质层820就被形成了。如上所述，栅极电介质和栅电极部分包围或者完全包围半导体主体620的沟道区域。如图8G所示，电介质层814可以被留在非平面器件上，并成为用于将各种非平面器件电耦合在一起成为功能电路的“后端(backend)”或者层间电介质(ILD)及金属化系统的一部分。或者，此时电介质层814可以被去除，并用其他类型的用于“后端”的层间电介质来代替。这就完成了形成具有完全包围的或者部分包围的栅电极的非平面器件的方法。
这样，就描述了具有部分或者完全包围的栅电极的非平面器件及其制造方法。