减小集成电路组件的大小并提高其性能的要求越来越高。各种集成电路组 件，例如各种平面电容器组件的一个共同部分包括由含有电介质功能填充料和聚 合物的组合物所形成的介电层。通常，与不含填料的电容器相比，在电容器中使 用具有高介电常数K的电介质功能填料，在给定介电层厚度的情况下，可使其在 较小的面积内储存相同数量的电荷。
目前在电路板电容器的加工过程中使用着多种类型的介电层，然而，介电层 的介电常数是有限制的，并且在某些电学性质方面还存在着问题，比如电介质耐 受电压低、泄漏电流高。这两个问题都限制了最终电容器的性能，并且在许多情 况下限制了将电容器中介电层厚度降至所需水平的能力。
图1是印刷电路板25的一部分的横截面视图，其具有连接至IC器件30的 SMT电容器50，以形成现有技术的印刷电路板25。向IC 30传输信号的信号线连 接至将IC器件30连接到电容器50的电路迹线60。电容器50通过一个焊接盘52 一焊接头58对中的一个耦合至电路迹线70，并通过焊接盘42和焊接头48耦合 至电路迹线70。电容器50通过另一个焊接盘58和电路迹线59耦合至通孔80。 这种设置使两个电容器50与信号线串联，并且通过镀通孔80接地。此常规表面 安装法需要占用宝贵的表面区域(real estates)。此外，对焊接头的需求降低了可靠 性，并增加了制造成本。
因此，本发明人希望提供用于在电子组件中形成电容器、具有理想的电学和 物理性质的电介质组合物和薄膜，比如具有理想的高介电耐受电压和低泄漏电 流。当这些电介质组合物和薄膜紧邻半导体器件(芯片、集成电路)时尤其有用， 以便快速将电荷传递至半导体，具有最小的因回线电感而产生的迟滞，以实现快 速信号上升时间并抑制半导体开关噪声。本发明提供这种组合物、薄膜、器件及 这样的器件的制造方法。
发明概述
本发明涉及形成多层结构的方法及该结构本身。在一个实施方式中，形成多 层结构的方法包括：提供含有顺电填充料和聚合物的电介质组合物，其中，所述 顺电填充料具有50到150之间的介电常数；将所述电介质组合物施涂于一载体薄 膜，从而形成包括介电层和载体薄膜层的多层薄膜；将所述多层薄膜层叠至一线 路芯(circuitized core)，其中，所述多层薄膜的介电层面向所述线路芯；在加工 前将所述载体薄膜层从所述介电层上除去；向所述介电层施镀一金属层，其中， 所述线路芯、介电层和金属层形成平面电容器；并对所述平面电容器加工以形成 一多层结构。
另一个实施方式涉及形成多层结构的方法，该方法包括：提供含有顺电填充 料和聚合物的电介质组合物，其中，所述顺电填充料具有50到150之间的介电常 数为；将所述电介质组合物施涂于一金属载体薄膜，从而形成包括介电层和载体 薄膜层的多层薄膜；将所述多层薄膜层叠至线路芯，其中，所述多层薄膜的介电 层面向所述线路芯，并且所述线路芯、介电层和载体薄膜层形成平面电容器；并 对所述平面电容器加工以形成一多层结构。
附图简要说明
将参照以下附图进行详细说明，其中相同的附图标记代表相同的元件，其 中：
图1是具有常规现有技术的表面安装技术(SMT)电容器的印刷线路板的正 横截面视图；
图2是根据本发明一个实施方式的具有嵌入式电容器件的印刷线路板的局部 横截面图。
发明详述
本发明涉及包含顺电填充料和聚合物的电介质组合物，其中，所述顺电填充 料的介电常数为50到150之间。本发明还涉及上述组合物，其中，已将所述组合 物加工形成薄膜以及包括这种薄膜的电容器。
本发明的又一个实施方式是包括置于两传导电极之间的上述电介质组合物的 电容器，以及包含所述电容器的印刷线路板。本发明的又一个实施方式是包含所 述电容器的印刷电路，从而在印刷电路板的一侧或两侧上，最外面的两个传导层 和所述传导层之间的介电层形成所述电容器。本发明的又一个实施方式是包含所 述电容器的印刷电路，从而在印刷电路板的一侧或两侧上，由最外面的传导层和 所述传导层之间的介电层形成一个以上的电容器。
本发明的又一个实施方式涉及形成嵌入式平面电容器的方法，该方法包括： 将上述电介质组合物涂布到如聚酯(PET)的载体薄膜上，并通过真空层叠法、台板 印压法、热辊法或高压釜层叠法，将所述电介质组合物转移至线路芯上，典型地 比如转移至电源芯上(如律师案卷号EL-0583、申请号60/637,813的美国临时专利 申请中所述，其内容通过引用包括在此)。
许多实施方式可制造包括电源、接地和信号嵌入式无源的线路芯。线路芯的 一个实施方式是电源芯，其包括：包含至少一个嵌入式奇异(singulated)电容器 的至少一个嵌入式奇异电容器层；和至少一个平面电容器叠层；其中，所述平面 电容器叠层用作给所述至少一个嵌入式奇异电容器提供电荷的低电感路径；且其 中，所述至少一个嵌入式奇异电容器与所述平面电容器叠层中的至少一个并联； 且其中，所述电源芯与至少一个信号层相互连接。
本发明的另一个实施方式涉及形成平面电容器的方法，该方法包括：提供上 述电介质组合物；将所述电介质组合物施涂于一金属层，从而形成一金属面和一 介电面，并将该结构以电介质组合物面向一印刷电路板的形式层叠至该印刷电路 板。本发明的又一个实施方式涉及形成平面电容器的方法，该方法包括：提供上 述电介质组合物；将所述电介质组合物施涂于第一金属层，从而形成一金属面和 一介电面；向所述介电面施镀第二金属层；提供第二介电层；将第二介电层和第 一介电层及其两个金属层层压至一印刷电路板，使得第二介电层位于第一介电层 和印刷电路板之间。其它实施方式是用上述方法所形成的平面电容器和包括这种 电容器的多层结构。
采用本发明组合物构建的电容器一般具有高电容密度和其它理想的电学和物 理性质。例如，这种电容器可安装在印刷线路板和集成电路衬底上，可用于形成 集成电路组件和集成无源器件。
本领域技术人员在参考下列附图阅读以下实施方式的详细说明后，将明白本 发明的上述优点和各种其它实施方式的优点和好处。
根据惯例，以下讨论的附图中的各种部件未必是比例绘制的。附图中各种部 件和元件的尺寸可能是放大了或缩小了，以便更清楚地阐述本发明的实施方式。
本发明涉及改善印刷电路板和集成电路组件电性能的电介质组合物和电介质 薄膜，，例如提高介电耐受电压、降低泄漏电流、加快向半导体的电荷传递，使 因回线电感产生的迟滞极小，以实现快速信号上升时间并抑制半导体开关噪声。 本发明的电介质组合物包含顺电填充料，诸如但不限于TiO2、Ta2O5、HfO2、 Nb2O5、Al2O3和块滑石(Steatite)，以及聚合物。填充料可以是任何介电常数在10 到150之间的顺电填充料。顺电填充料成块时具有相对较高的绝缘电阻(低泄漏电 流)和击穿电压。
顺电填充料
介电常数在10到150之间且具有高绝缘电阻和击穿电压的顺电陶瓷填充料 是本发明的关键所在。在这里，顺电陶瓷填充料是指那些电荷响应或极化与电压 的关系呈线性的陶瓷颗粒。在所施加的电场除去之后，顺电填充料在其晶体结构 内显示出全可逆的电荷极化。传统上，使用铁电填充料来提高电介质的介电常 数，因为它们的介电常数通常比顺电填充料要高。铁电材料较高的介电常数是由 电荷响应和极化与电压的关系呈非线性引起的。这种非线性响应是铁电材料的关 键性质。由于晶体结构中的不可逆变化，铁电填充料也显示出对因施加电场所产 生的极化作用的滞后效应。虽然铁电填充料具有较高的介电常数，但由于其铁电 属性，它们具有的主要是负面的电学性质。与顺电材料相比，铁电材料往往具有 较低的绝缘电阻(较高的泄漏电流)。铁电材料还往往具有较低的介电耐受电压， 且电容随温度的变化较大。为使填充后的聚合物薄膜具有高电容，有三种因素可 用：提高填充料粉末的介电常数，增加填充料粉末的浓度，或减少经填充的聚合 物薄膜的厚度。铁电填充料的确具有较高介电常数的优势。但是，顺电填充料较 高的介电耐受电压和较低的泄漏电流使得这些电容器薄膜可以填充较高浓度的填 充料、用在更薄的薄膜中，却仍然达到所需的电学性质。
本发明可使用的顺电填充料包括但不限于：TiO2、Ta2O5、HfO2、Nb2O5、 Al2O3、块滑石、以及它们的混合物。这些顺电材料成块状时(in bulk form)呈现 约为1000伏/mil或更高的高击穿电压，1012欧姆-cm或更高的体积电阻率。通 常，顺电填充料粉末的平均粒度(D50)小于2微米。在一个实施方式中，平均粒度 为处于0.1到0.3微米的范围中。组合物中存在的顺电填充料粉末约为5到55体 积％。
在一个实施方式中，顺电填充料是TiO2，其介电常数在50到117之间。可 用于本发明的TiO2的一个例子是E.I.du Pont de Nemours and Company的Ti- PureR101。
聚合物
聚合物对于本发明的组合物是重要的。聚合物最重要的特征之一是其分散顺 电填充料和组合物中任选的其它填充料的能力。可用于本发明的聚合物包括环氧 树脂、丙烯酸树脂、聚氨酯和聚酰亚胺。可用于本发明的合适的聚酰亚胺在 Kanakarajan等人的美国专利US5,298,331中揭示，该专利通过引用包括在此。
在一个实施方式中，本发明的顺电填充料/聚合物组合物的绝缘电阻和介电耐 受电压分别为大于1010欧姆/平方厘米和大于250伏，其中，介电耐受电压定义为 电介质可耐受的时间至少为30秒的电压。
其它组分
该组合物中可加入其它组分，比如铁电陶瓷填充料、溶剂、分散剂、粘合 剂、以及本领域技术人员熟知的其它添加剂。
根据具体应用，组合物中可加入各种数量的铁电陶瓷填充料，以提高薄膜的 电学性质。通常，这些额外的铁电陶瓷填充料存在的量为5到25体积％。在大多 数情况下，铁电填充料的浓度小于顺电填充料。可加入组合物中的铁电陶瓷填充 料的具体例子包括：通式ABO3的钙钛矿、晶体钛酸钡(BT)、钛酸锶钡(BST)、钛 酸锆酸铅(PZT)、钛酸镧铅、钛酸锆酸镧铅(PLZT)、铌酸镁铅(PMN)、钛酸铜钙、 以及它们的混合物。填充料可为粉末状。可单独或组合使用这些铁电填充料。注 意，这些铁电填充料不满足本发明“顺电填充料”的定义。在一个实施方式中， 将合适的钛酸钡填充料(可从Tam Ceramics或Fuji Titanium处获得)加入到组合物 中。另外，可用分散剂涂敷铁电填充料，以助于在组合物中的分散。组合物中可 加入溶剂以促进分散。只要与聚合物相容并且和所需组合物的特征相容，溶剂并 不重要。常用溶剂的例子包括二甲基乙酰胺和N-甲基吡咯烷酮、脂肪醇如异丙 醇、这种醇的酯如乙酸酯和丙酸酯；萜类，例如松油和α-或β-松油醇，或它们的 混合物；乙二醇及其酯，例如乙二醇一丁醚和丁基溶纤维剂乙酸酯；卡必醇酯， 例如丁基卡必醇、丁基卡必醇乙酸酯和卡必醇乙酸酯及其它合适的溶剂。
薄膜形成
可通过以下步骤，可将本发明组合物制造成“薄膜”：提供顺电填充料和任 选的其它添加的填充料，将填充料与所需的聚合物混合，利用本领域的技术人员 已知技术如常规压铸技术，将组合物浇铸成薄膜形状。薄膜可以是单层或多层结 构。薄膜可以形成在载体薄膜如聚酯(PET)上，再从该载体薄膜转移至印刷电路 板。或者，薄膜可形成在金属载体薄膜如铜箔上，而金属载体薄膜在层叠至印刷 电路板上时仍然留在电介质薄膜上。薄膜也可以形成在铜箔上，在层叠至印刷电 路板上时仍然留在电介质薄膜上，但在后续化学蚀刻步骤中部分地或全部除去。 并且，薄膜也可制成“自立式”薄膜：电介质组合物涂到一个平面上，使组合物 从平面上脱模下来后，层叠至印刷电路板。可形成多种形式的膜，包括卷状和薄 片状。
作为形成多层结构的一种方式，可采用本领域技术人员已知的多种方法，包 括：挤出-层合法；热压缩法；溶液涂布法、和共挤出法。这些是形成多层薄膜方 法典型的而非全部的例子。
采用本发明的组合物/薄膜形成电气组件
本发明的膜可用于制造各种电子组件，比如电容器，例如用一层或多层本发 明的电介质组合物制成平面电容器叠层。
本发明组合物和薄膜的一个具体应用是在如美国专利6,600,645所描述的这类 电介质组合物中使用，这类电介质组合物用于制作电容器、滤波器等等。因此， 在一个实施方式中，本发明涉及一种电介质组合物，该电介质组合物包含使本发 明顺电填充料分散于其中的聚合物基质。在另一个实施方式中，本发明涉及一种 包括置于两传导电极之间的电介质组合物的电容器，其中，所述电介质组合物包 含使本发明顺电填充料分散于其中的聚合物基质。在又一个实施方式中，本发明 涉及一利用于聚合物厚膜电容器的预烧制陶瓷电介质，其包含使本发明颗粒分散 于其中的聚合物基质。在形成电路和电子组件的各种方面的过程中可使用本发明 的电介质组合物和薄膜，然而，这里描述的是其在形成平面电容器叠层中的应 用，代表本发明的一种实施方式。
可由包括金属箔-电介质-金属箔叠层结构的材料形成平面电容器叠层，其 中，所述电介质包括一层或多层本发明的电介质薄膜。当使用多层时，各层可以 是不同材料的。这种电介质可以薄层制造，以便控制阻抗。
图2是本发明一个实施方式的电子组件的正横截面视图，其中，电介质薄膜 7000和6000的积层已施加到(通常为层叠)至电路芯上。这些积层中的一层或多层 可包括本发明电介质组合物或电介质薄膜。积层可围绕电源芯对称或不对称排 布。可以按照电介质薄膜、液体(帘式淋涂)或涂布在金属层(例如铜箔)上的树脂等 形式，或以强化预浸渍料，例如B-级树脂的形式，施加(层叠)这些积层。强化物 可以是织物或非织造布、无机的(例如玻璃)或有机的(例如芳族聚酰胺纤维)。
图2显示的是带积层的结构，在积层的表面上具有金属化微导孔(盲孔)连接 线和电路。可通过激光打孔、光刻、或通过深度可控的机械钻孔来形成微导孔 (9000)。通过沉积金属种晶层，例如无电镀铜的方式，实现积层表面和微导孔孔 壁的初始金属化。沉积在表面上的催化剂，例如在一个实施方式中是钯，或分散 在整个积层中的催化剂或金属前体，可激活种晶层的沉积。或者，积层上可包覆 一金属层(铜箔)，在微导孔钻孔后金属种晶层可沉积于其上。
图2显示的也是在积层表面上包括导体线路布局的电子组件结构(多层结构) 的正视横截面视图。从积层上毗邻的金属覆盖开始，可用半加法(SAP)，或“盖 孔-蚀刻”法，或通过图案镀敷法，或通过改进的面版镀敷/盖孔-蚀刻法，完成导 线图案。图2显示了两积层表面上图案化的导线(S，P，&G)。
在电镀过程(“电镀隔断”)中，微导孔(9000)可填充有电镀铜(10000；注 意：图2中所有微导孔都填充有铜；未填充的微导孔只在微导孔的侧壁和底部有 铜)，填充有导电墨水或导电膏，填充有非导电材料，或者保持未填充来由施加于 第一积层上面的第二电介质积层填充。
本发明中可采用垂直相互连接的例子(通孔填充、印刷、蚀刻、电镀凸点)， 其中，各层单独制作，然后在一个步骤中层叠。埋入式平面电容器和埋入式分离 电容器的组合也可应用于所谓的“无芯/堆叠导孔组件”，一个这样的例子是松下 的任意层内部导通孔ALIVH工艺(ALIVH：Any Layer Interstitial Via Hole)。ALIVH 法也可包括平面电容器和离散电容器。另一种堆叠导通孔工艺是东芝公司的B2it 方法，其中，结合平面电容器和分离电容器的方式相类似。其它例子包括North 公司的新曼哈顿铜凸块互连NMBI(NMBI：Neo Manhattan Bump Interconnection))和日本电装的预浸渍布局PALAP工艺(Patterned Prepreg Lay-up Process)。
图2是电源芯结构的正横截面图，该结构包括结构层和以类似方式形成、金 属化和图案化的后续结构层上的图案化的导线。图2还显示可包含在叠加的电介 质中的平面电容层(7000)。微导孔可相对下方微导孔的位置堆叠或者可交错。堆 叠的通孔需填充金属。然后，在高温焊接步骤中，该组件可连接至倒装片凸点， 并在低温焊接步骤中可通过焊接头连接至母板相。应理解，通过Y轴上的导线和 Z轴上的通孔，通常为铜的导电零件形成与焊接头的不间断的连接。
本领域技术人员还应理解，可相继形成多层积电介质层，其中，各积层包含 可适用的导线图案、各电介质层上的透孔连接和导电透孔连接，从而形成整个的 电子组件。
本领域技术人员通过参考下列附图阅读以下实施方式的详细说明，将明白上 述优点和本发明各种实施方式的其它优点和好处。
根据惯例，附图中的许多特征未必是按比例绘制的。各种部件尺寸可放大或 缩小，以便更清楚地阐述本发明的实施方式。
以上对本发明的描述对本发明的一个实施方式进行了图示和叙述。除此之 外，公开内容只显示和描述了本发明选出的优选实施方式，但应理解本发明可在 各种其它组合、改进和环境中使用，并且在此处表达的、与上述教导相称的本发 明概念范围内、和/或在本领域技术或知识范围内，能够进行多种改变或改进。
以上此处描述的实施方式还旨在解释已知的实施本发明的最好模式，以及使 本领域的其他技术人员能够使用本发明的或其它的实施例，并根据本发明特点应 用或用途需要进行各种修改。因此，说明书不旨在将本发明限制于这里所揭示的 形式中。并且，附加的权利要求书旨在包括其它没有在说明书清楚限定的替换实 施方式。
实施例
制备TiO2-填充的电介质薄膜
首先，在高剪切搅拌机中，将30g DuPont Ti-PureR-101二氧化钛粉末分散 在DriClad环氧基树脂在MEK(甲基乙基铜)溶剂(来源：EIT-Endicott Interconnect Technologies)中的溶液中。溶液重量为211g，含160g树脂(75.8％固 体)。将2-甲基咪唑(0.208g)溶解在90g MEK中并加入到分散体中(咪唑与树脂重 量比为0.13/100)。所得分散体粘度为19cps，固体含量55.83％。然后，利用150 微米的板涂敷刀，将分散体板涂到约25微米厚的Mylar箔上。干燥的涂层厚度 约为40微米；涂层宽度约为18cm，涂层长度约为137cm。采用热空气鼓风机干 燥涂层。然后，用硅酮释放层Mylar箔来覆盖涂层，以使涂覆箔在卷绕起来时不 会发生自身粘结。然后在7.5cm直径的塑料芯上卷绕涂覆箔。
在图案化衬底上层叠TiO2填充薄膜
采用Meiki真空层压机，将薄膜层叠至电路测试介质。首先除去聚酯释放 片。然后，将膜层叠至测试介质，TiO2填充涂层面向电路测试图案。层叠期间， 其上已涂覆树脂的Mylar覆盖层保留在薄膜顶部上。层叠条件：120℃，3分钟， 145psi。然后除去Mylar覆盖层，在195℃的热空气炉中固化TiO2填充薄膜2 小时。
测试介质的制备：
采用标准印刷线路板加工方法对镀铜叠层(标准环氧/玻璃FR-4电介质)图案 化：热轧层压机(HRL)上将干膜抗蚀剂层叠至镀铜叠层，在UV成像仪中用卤化 银曝光工具以测试图案的负像曝光，水性显影，酸刻蚀，剥离抗蚀剂。铜厚度为 盎司(约17微米)。铜迹线约为50微米宽。铜迹线间间隔约为65微米宽。
层叠结果：
图案化衬底上的层叠薄膜横截面的扫描电镜SEM图显示，40微米厚的TiO2 填充薄膜完全包封住了铜件。层叠薄膜表面接近平面。
实施例#1
将从单体均苯四酸二酐(PMDA)、4，4′-氧联苯二酸酐(ODPA)和1，3-二-(4-氨基 苯氧基)苯(APB-134)制备的160克聚酰胺酸溶液与120克二甲基乙酰胺(DMAC) 溶剂和30克DuPont Ti-PureR-101二氧化钛粉末混合。在高速搅拌机中搅拌该 溶液直到粉末分散。加入少量额外单体直至粘度达到500泊。然后，将该溶液涂 敷到固体表面作为均匀涂层。然后，在170℃干燥该涂层，以除去约70-80％的溶 剂。然后，从固体表面除下形成的薄膜。将该薄膜在炉中于350℃固化1小时。 最终薄膜厚度为1.1mil，填充载量为26体积％。
然后，把固化后的二氧化钛填充薄膜压在两铜箔片之间。各铜片厚度为36 微米。通过在真空下以250℃保持这些铜片1.5小时来启动层叠压合循环。在最后 的小时内，将10psi的压力施加于铜片。然后，升高温度至350℃，再持续1 小时。当在此较高温度下30分钟后，压力增加至352psi。然后，停止加热，冷 却后，取出样品。
采用光刻胶成像和铜蚀刻，成像1英寸直径的电容器，用于测试。成像电容 器的电学测试表明，它们在电介质耐受电压测试中可通过500伏DC的测试。3伏 时，电介质的电阻大于1010欧姆/平方厘米。100伏DC时的泄漏电流小于0.1微 安/平方厘米。填充有钛酸钡，一种铁电填充料的类似样品在3伏特时的电阻为4 ×108欧姆/平方厘米，在电介质耐受电压测试中只能通过100伏的DC的测试，并 且在100伏DC时的泄漏电流超过100微安/cm2。
实施例#2
在高速搅拌机中，将18lbs(磅)的DMAC和18lbs的DuPont Ti-PureR- 101二氧化钛粉末的溶液搅拌1小时。然后，添加从以下单体制备的84lbs的聚酰 胺酸：均苯四酸二酐(PMDA)、4，4′-氧联苯二酸酐(ODPA)和1，3-二-(4-氨基苯氧基) 苯(APB-134)。将该混合物再搅拌30分钟。加入少量额外单体直至粘度达到400 泊。
然后将该溶液浇铸到连续铜箔片上(36微米厚)。以190℃干燥该溶液至约 90％固体。然后，涂覆后的铜在炉中以350℃固化1小时。最终薄膜厚度为8和 12微米。填充载量为29体积％。
然后，将涂覆在铜上的填充的聚酰亚胺薄膜层叠至铜箔片上。铜片厚度为35 微米。层叠采用真空高压釜，最大层叠温度为350℃。
采用光刻胶成像和铜蚀刻，成像1英寸直径的电容器以用于测试。成像电容 器的电学测试表明，对于8微米厚的电介质样品，这些电容器在电介质耐受电压 测试中可通过250伏DC的测试。在3伏时，电介质的电阻大于1010欧姆/平方厘 米。100伏DC时的泄漏电流小于0.1微安/平方厘米。
相关申请
本申请涉及和要求分别于2004年12月21日在美国专利商标局提交的律师案 卷号为EL-0574、EL-0583、EL-0584和HP-0096、申请序列号为60/638001、 60/637813、60/637817和60/637816的美国临时专利申请的优先权。