高速预分频器
专利汇可以提供高速预分频器专利检索，专利查询，专利分析的服务。并且高速CMOS4/5分频预分频 电路 包括第一、第二、第三、第四和第五反相级。当模控制 信号 为低电平时，预分频电路的工作情况就如同串行五级同步 反相器 ，其输出(18)反馈到头一级的输入。即电路工作如同一个五级 同步环 形 振荡器 ，在每个时钟边沿只有一个输出变化。当模 控制信号 为高电平时，表示需要四分频，计数器的工作对七个 时钟信号 边沿就如同一个五级环形振荡器。到第八个时钟边沿，前馈电路迫使最后三级同时改变它们的状态。，下面是高速预分频器专利的具体信息内容。
1.一种包括多个反相电路的高速预分频电路，其特征是：奇数个串联反相电路，每个电路具有第一输入端、第二输入端和一个输出端(10、12和14)，上述多个反相电路中的每个电路的上述第一输入端都用来接收一个输入信号；中间级反相电路具有用来接收上述输入信号的第一输入端，连到上述多个串联反相电路中最后一个电路的输出端上的第二输入端，以及输出端(16)；输出级反相电路具有第一输入端、第二输入端、第三输入端和输出端(18)，该输出级反相电路的用来接收上述输入信号的上述第一输入端和该输出级反相电路的上述第二输入端连到上述中间级反相电路的输出端，该输出级反相电路的输出端则连到上述多个串联反相电路中第一级电路的第二输入端上，该输出级反相电路的输出作为该预分频电路的输出；前馈电路器件(68，70)至少有第一输入端连到上述多个串联反相电路中至少第一预选反相电路的输出端上，它的输出端连到上述输出级反相电路的第三输入端以迫使上述输出级反相电路的输出进入预定状态。
2.根据权利要求1的预分频电路，上述前馈电路器件至少有第二输入端连接用来接收控制信号，该控制信号能够设定为第一状态和第二状态，当该控制信号处于上述第一状态时，上述输出级反相电路就进入上述预定状态。
3.根据权利要求2的预分频电路进一步的特征是：第一电路器件（60，62）的第一输入端接入上述控制信号，第二输入端连到上述多个串联反相电路中最后一级电路的输出端上，而其输出端连到上述中间级反相电路以迫使上述中间级反相电路的输出，当上述控制信号为上述第一状态且上述多个串联反相电路的最后一级电路的输出为预定状态时，能进入预定状态。
4.根据权利要求3的预分频电路，上述输入信号是频率为f的时钟信号，当上述控制信号处于上述第一状态时，上述输出级反相电路的输出为模X输出，当上述控制信号处于上述第二状态时，为模Y输出，这里X、Y均为整数。
5.根据权利要求4的预分频电路，上述多个串联反相电路包括三个串联的反相电路，X是4而Y是5。
6.一种高速4/5分频预分频电路包括多个反相电路，其特征为：具有第一、第二、第三、第四和第五反相电路，每个电路的第一输入端用来接收时钟信号（CLK），每个电路却有一个输出端（10、12、14、16和18），上述第二、第三、第四和第五反相电路中，每个电路的第二输入端都连到紧接的上一级反相电路的输出端，上述第一反相电路的第三输入端则连到上述第五反相电路的输出端上;用来接收模控制信号的器件可以设定为第一状态和第二状态;以及前馈电路器件（68，70）连到上述第五反相电路并对上述模控制信号作出响应以改变上述第五反相电路输出端上输出信号的模。
7.根据权利要求6的预分频电路，上述前馈电路器件的输入端连到上述第二反相电路的输出端。
8.根据权利要求7的预分频电路，上述第一、第二、第三、第四和第五反相电路的每个电路，其特征为：第一P-沟道场效应管（20）具有用来接收第一电源电压的源极，用来接收输入信号的栅极，以及漏极;第二P-沟道场效应管（22）的源极连到上述第一P-沟道场效应管的漏极，其栅极用来接收时钟信号，其漏极则作为反相电路的输出端;第一N-沟道场效应管（24）具有漏极（与上述第二P-沟道场效应管漏极相连），栅极（用来接收上述时钟信号），以及源极;以及第二N-沟道场效应管（26）的漏极与上述第一N-沟道场效应管的源极相连，栅极用来接收上述输入信号，其源极接到电源电压的第二个极上。
9.根据权利要求8的预分频电路，当上述模控制信号处于上述第一状态时，上述第五反相电路的输出为模4输出。
10.根据权利要求8的预分频电路，当上述模控制信号处于上述第二状态时，上述第五反相电路的输出为模5输出。
11.根据权利要求8的预分频电路，上述前馈电路器件包括：第三N-沟道场效应管（68）的漏极连到上述第五反相电路中第一N-沟道场效应管的源极，其栅极连到上述第二反相电路的输出端，还有一个源极;以及第四N-沟道场效应管（70）的漏极连到上述第三N-沟道场效应管的源极，其栅极用来接收上述控制信号，而其源极接到上述电源电压的第二个极上。
12.根据权利要求11的预分频电路，上述前馈电路器件还包括：第三P-沟道场效应管（62）的源极与上述第四反相电路中第一P-沟道场效应管的源极相连，其栅极用来接收上述控制信号，还有一个漏极;第四P-沟道场效应管（60）的源极连到上述第三P-沟道场效应管的漏极，其栅极连到上述第三反相电路的输出端，而其漏极连到上述第四反相电路的输出端;第五N-沟道场效应管（64）的漏极连到上述第五反相电路的输出端，其栅极连到上述第四反相电路的输出端，还有一个源极;以及第六N-沟道场效应管（66）的漏极连到上述第五N-沟道场效应管的源极，栅极用来接收上述控制信号，而源极连到电源电压的第二极上。
13.一种高速预分频电路包括多个反相电路，其特征为：奇数个串联反相电路，其每个电路都有第一输入端，第二输入端和输出端（10，12，14），上述多个反相电路中每个电路的第一输入端都用来接收输入信号;中间级反相电路具有第一输入端（用以接收上述输入信号），第二输入端（连到上述多个串联反相电路中最后一个电路的输出端）以及输出端（16）;输出级反相电路具有第一输入端、第二输入端、第三输入端和输出端（18），该输出级反相电路的用来接收上述输入信号的第一输入端和该输出级反相电路的第二输入端与上述中间级反相电路的输出端相连，该输出级反相电路的输出端与上述多个串联反相电路中第一个电路的第二输入端相连并作为上述预分频电路的输出端;以及前馈电路器件（68、70）的第一输入端用来接收模控制信号，第二输入端连到上述多个串联反相电路中第二个电路的输出端，而其输出连到上述输出级反相电路以使上述输出级反相电路输出端上的输出信号的模根据上述模控制信号的状态而改变。
14.根据权利要求13的预分频电路，如果上述多个串联反相电路是由三个串联的反相电路组成，当上述控制信号处于第一状态时，上述输出级反相电路的输出端上产生的输出为模4输出，而当上述控制信号处于第二状态时，则为模5输出。
本发明一般地涉及分频电路，更特殊地，涉及超高速CMOS4/5分频预分频（Prescaler）电路。
众所周知，在高速分频器、频率合成器及诸如此类的电路中技术上均采用了预分频电路。双模（modulas）预分频器是一种通过外控制信号可以将其分频比从某个值转换成另一个值的计数器。也就是说，当所加的控制信号为高电平时，预分频器可以第一种比例分频，或当所加的控制信号为低电平时，它又以第二种比例分频。在Ronald E.Best博士的“锁相环”一书（McGraw-Hill公司，1984年获版权）中对预分频器做了全面论述。
在Chris Groves等人的一篇题为“250MHZ动态CMOS双模（+8/9）预分频器”的论文以及在关于“VLSI，MIT远景研究”1984年会议的会议录中110页开始处，都论及了用于数字式250MHZ CMOS可编程分频电路的双模（+8/9）预分频器。这种预分频器包括三个串联的标准CMOS反相器，一个或非（NOR）门，以及三个功能各异的反相器电路。遗憾的是，电路以主顺序方式工作从而限制了它的速度。此外，使用大量的部件进一步限制了速度并且增加了电路功耗。
本发明的目的是要提供一种改进的预分频电路。
本发明的进一步目的是要提供一种改进的高速CMOS预分频电路。
本发明的再一个目的是要提供一种高速CMOS4/5分频的预分频电路。
本发明的另一个目的是要提供一种采用较少元件的高速CMOS4/5分频电路。
本发明还有一个目的是要提供一个利用前馈来提高速度的改进的分频电路。
根据本发明的主要部分，所提供的高速分频电路包括多个串联的反相电路，每个电路都具有第一输入端、第二输入端及一个输出端，每个电路的第一输入端用来接收输入信号如时钟信号。中间级反相电路的第一输入端用来接收时钟信号，而第二输入端与串联反相电路中的最后一个电路的输出端相连。输出级反相电路包括第一输入端、第二输入端和第三输入端。输出反相电路的第一输入端接收时钟信号，第二输入端连到中间级反相电路的输出端上。输出级反相电路的输出端又回过来接到多个串联反相电路中第一个电路的第二输入端上。前馈电路连到多个串联反相电路中所选择的至少一个电路的输出端上并连到模（modulas）控制信号源上，前馈电路的输出端连到输出级反相电路的第三输入端以迫使输出级反相电路的输出进入预定状态。这样，输出级反相电路的输出端上的信号模（modulas）就可以在第一个值和第二值之间改变，这取决于模控制信号是处于第一状态还是第二状态。采用较少数元件并结合使用前馈电路提高了所发明的预分频电路可工作的速度。
本发明的上述的及其它的目的、特征及优点都将从下面更详细论述连同附图得以更清晰地了解，其中：图1是本发明分频电路的原理图;而图2是真值表，说明图1电路中每个反相器级的模4和模5输出情况。
图1所示的本发明的预分频电路包括第一、第二、第三、第四和第五五个CMOS反相电路，输出端分别为10、12、14、16和18。第一反相电路包括P-沟道场效应管20、22及N-沟道场效应管24、26。第一反相电路的输出端10连到第二反相电路中的P-沟道场效应管28和N-沟道场效应管30的栅极。第二反相电路还包括P-沟道场效应管32和N-沟道场效应管34。
第二反相电路的输出端12连到第三反相电路中的P-沟道场效应管36的栅极和N-沟道场效应管38的栅极上。P-沟道场效应管40和N-沟道场效应管42组成第三反相电路的其余部分。第四反相电路由P-沟道场效应管44、46及N-沟道场效应管48、50组成。如图所示，第三级反相电路的输出端14连到了场效应管44和50的栅极上。
最后，第四反相电路的输出端16接到P-沟道场效应管52和N-沟道场效应管54的栅极。第五反相电路的其余部分为P-沟道场效应管56和N-沟道场效应管58。如图所示，预分频电路的输出端18又反馈到P-沟道场效应管20和N-沟道场效应管26的栅极。
第三反相电路的输出端14还连到P-沟道场效应管60的栅极，场效应管60的漏极连在输出端16上，而它的源极连到P-沟道场效应管62的漏极上，场效应管62的源极又连到场效应管44的源极上。输出端16还连到N-沟道场效应管64的栅极上，它的漏极接到输出端18上，它的源极连到了N-沟道场效应管66的漏极上，场效应管66的源极又连到场效应管54的源极上。最后，N-沟道场效应管68的漏极连到场效应管58的源极上，它的栅极连到第二反相电路的输出端12上，而它的源极连到N-沟道场效应管70的漏极上。
双稳态时钟信号（CLK）加到场效应管22、24、32、34、40、42、46、48、56和58的栅极上。能够设定为第一稳态和第二稳态的模控制信号（MC）加到场效应管66和70的栅极上，同时又经反相器72反相后加到场效应管62的栅极。
鉴于每一级反相电路的工作状况均相同，所以仅讨论其中一个电路的工作状况。参见由场效应管28、30、32、和34组成的第二反相电路，可以看到P-沟道场效应管28的源极接到电源电压的第一极上，而它的漏极则接到P-沟道场效应管32的源极。场效应管32和34的漏极都接到输出端12上。场效应管34的源极接到场效应管30的漏极，场效应管30的源极又接到电源电压的第二极（即接地）。
假定当前时刻输出端10为高电平（即逻辑1），场效应管28截止而场效应管30导通。这样，当时钟信号为高电平时，场效应管34将导通，使输出端12变为低电平。假定下一时刻输出端10为低电平（即逻辑0），场效应管28导通而场效应管30截止，当时钟信号为低电平时，场效应管32将导通从而使输出端12变为高电平。
了解到五个反相级每级的工作情况均相同，那么整个预分频电路的工作情况也就不难理解了。当模控制信号（MC）是低电平时，场效应管62、66和70均截止。因此场效应管62、66、和70及场效应管60、64和68实际上等于从电路中移开了。处于这种情况的话，电路的工作状态就相当于串行五级同步反相器，输出18反馈到输入。也就是说，它相当一个五级同步环形振荡器，在每个时钟边沿只有一个输出改变，这样输出端18上为模5输出。输出10、12、14、16和18的顺序如图2真值表右半部分所示。
要将电路转换成模4预分频器，模控制信号MC需变成高电平。现在场效应管66和70导通，场效应管62亦导通。这样，每当场效应管60导通（即每当输出14为低电平时），输出16将为高电平状态。同样地，每当场效应管64导通（即每当输出16为高电平）时，输出18将为低电平。最后，如果MC是高电平，一旦第二反相级的输出端12变为高电位，场效应管68就导通。这样，低电压就加在第五反相电路中场效应管58的源极。在这一系列条件下，当时钟信号变为高电平时场效应管58导通，使输出端18为低电平。
这样，当MC是高电平且10和12处于合适的输出条件时，由场效应管60、62、64、66、68和70现成的线路起作用使输出端16和18进入预定状态。也就是说，（仍参见图2），当MC为高电平时，对7个时钟边沿来说电路仍相当于五级环形计数器。在第八个时钟边沿时（01101），附加的前馈电路迫使第三、第四和第五反相电路（输出端14、16和18）同时改变其状态，这就使计数01001和01011被跳过了。
这也可以说明为如下：假定输出端10、12、14、16和18分别为01101且时钟信号CLK为零。这就对应着图2所示模4真值表中第七个状态。这种情况场效应管20截止使输出端10继续为零，而由于场效应管30和34均截止，输出端12保持在高电平。在第三反相级，场效应管42由于时钟信号为低电平而截止，输出端14继续为高电平。由于输出端14为高电平，场效应管60将保持截止状态，而14的高输出又将使场效应管44保持截止状态，这样16继续为低电平输出。16的低电平输出又使场效应管64保持截止，而低电平时钟信号使场效应管58也保持截止，结果18就维持高电平输出。
当时钟信号再次升高，场效应管22截止，10保持低电平输出。结果第二反相电路中场效应管30仍为截止，输出端12继续为高电平。然而，接着就可以看到场效应管42由于时钟信号为高电平而导通。由于场效应管38因12的高电平输出也导通，输出端14就将降为低值。由于输出端14为低电平，场效应管50截止，而由于时钟信号为高电平，场效应管46也截止。输出端14的低电平及反相器72输出的低电平使场效应管60和62均导通，这样使输出端16上升。最后，由于输出端12为高电平，模控制信号（MC）为高电平，场效应管68和70均导通，使场效应管58的源极为低电压。这样，当时钟信号为高电平，管58导通，输出端18将降为零。而且，由于MC为高电平且输出端16为高电平，场效应管64和66都将导通，这都进一步使输出端18的电位降低。这样，五个反相级现在的输出相应于图2所示模4真值表的第八步。
至此，我们已经论述了模4/5预分频电路，该电路由标准CMOS元件组成，排列独特而新颖，从而提供了高的工作速度。应该注意的是上面所做的论述仅作为一个例子，本领域的技术人员可以做一些形式上和细节的变动而并未脱离本发明的范畴。例如，虽然图1所示的发明电路中包括5个反相级，但利用本发明的核心设计的预分频电路可能采用不同数量的反相级。因此可以认为，图1所示电路包括第一级多个串联反相级（在图1中，第一级为三个反相级），至少一个中间级（图1中，为第四反相级），以及输出反相级。
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