本发明是关于为了对从电视广播台来的图象信号(以下，简称为 TV信号)和磁带录象机来的图象信号(以下，简称为VTR信号)等 的信号进行数字处理，因而生成所使用的时钟信号(例如系统时钟信 号)的相位同步环电路(以下，简称为PLL电路)。

作为厚度薄、重量轻的显示装置，使用PDP(等离子体显示板) 和LCD(液晶显示器)面板的显示装置正倍受观注。这种显示装置由 于是数字信号直接驱动方式，所以在以模拟合成图象信号为输入的场 合，需要生成A/D(模/数)变换等数字处理用系统时钟的PLL电路。 期望这种PLL电路能更稳定、准确，同时需要锁定范围广大。

现有的PLL电路，如图1所示，包括：将输入到输入端子10的 基准信号REF(例如，水平同步信号)与比较信号VAR进行比较， 并输出与相位差对应的三个电平的相位差信号Ph的相位比较器11； 把从该相位比较器11输出的信号Ph变换成控制电压的LPF(低通滤 波器)12；把以该LPF12输出的控制电压控制频率的时钟输出到输出 端子13的VCO(电压控制振荡器)14；以及对该VCO14输出的时 钟频率进行1/N(N为整数)分频并作为比较信号VAR向相位比较器 11反馈的环路计数器15。

如图2所示，相位比较器11包括：用输入到输入时钟端子的基准 信号REF前沿(上升沿)取入在数据端子输入的H电平信号(例如 经由上拉电阻由Vcc电源供给的H电平信号)作为Q1输出存储的第 1D触发器(以下，简记为第1D-FF)1；在时钟端子输入的比较信 号VAR前沿取入在数据端子输入的H电平信号，作为Q2输出存储 的第2D-FF2；输出第1D-FF1的Q1输出和第2D-FF2的Q2输 出的“异”信号Xo的异或门3；将第2D-FF2的Q2输出作为输入 信号，将异或门3的输出信号作为门控制信号Xo，并将H电平、L电 平、Hi-Z(高阻抗)的三状态信号作为相位差信号Ph输出的三态倒 相缓冲器4；将第1D-FF1的Q1输出和第2D-FF2的Q2输出的“与” 信号进行倒相的Na向第1D-FF1和第2D-FF2的复位端子输出的与 非门5。

而且，当基准信号REF与比较信号VAR的相位差大(例如，比 较信号VAR对基准信号REF的相位约迟后4个时钟)时，作用如图 3的左侧期间T1所示。即，如图3(a)、(b)所示，当比较信号VAR 对基准信号REF的相位迟后较多时，第1、第2D-FF1、2的Q1、Q2 输出，从与非门5向第1、第2D-FF1、2的复位端子输出的Na，以 及从异或门3输出的门控制信号Xo，分别如图3(c)、(d)、(e) 和(f)所示，而且由三态倒相缓冲器4输出的相位差信号Ph，如图3 (g)所示，只在与相位差相对应的期间Td范围内为H电平(相位滞 后状态)，以从LPF12输出的控制电压(H电平期间只在相当于Td 持续的电压)来增加从VCO14输出的时钟频率。

当基准信号REF与比较信号VAR之间的相位差大，比较信号VAR 对基准信号REF的相位超前时，从三态倒相缓冲器4输出的相位差信 号Ph只相当于相位差的期间Td为L电平(相位超前状态)，用从LPF12 输出的控制电压(只相当于L电平期间Td持续的电压)，减少从VCO14 输出的时钟频率。

并且，当由于某种原因基准信号REF欠缺时，由附图省略的电路 检测出基准信号REF的欠缺并产生欠缺校正信号，经输入端子10将 该欠缺校正信号输入到相位比较器11，使得输入相位比较器11的基 准信号REF与比较信号VAR之间不发生大的相位差。

可是，在图1所示的现有例中，在基准信号REF欠缺时，由于将 欠缺校正信号从输入端子10输入到相位比较器11来补偿基准信号REF 的欠缺，因而与从发生基准信号REF的欠缺到附加欠缺校正信号的相 位差相当的控制电压就供向VCO14。因此，将VCO14使用在具有非 常宽的范围频率可变域时，就有难以提供稳定的时钟这样的问题。

此外，当基准信号REF与比较信号VAR之间的相位差为零附近 时，因信号传输延迟等原因，相位信息Q1、Q2和三态倒相缓冲器4 的门控制信号Xo的定时如有偏移，就有从三态倒相缓冲器4输出侧 不能获得与正确相位差相对应的相位差信号Ph的问题。

另外，如相位差相当小，就有三态倒相缓冲器4没有响应的问题。

例如，如图3(a)、(b)右侧的期间T2所示，当比较信号VAR 对基准信号REF的相位仅少许迟后时，从异或门3向三态倒相缓冲器 4的门输出门控制信号Xo的H电平期间Td，如图3(f)所示，只有 少许时间。因此，以信号传输延迟使相位信息Q1、Q2和门控制信号 Xo的定时偏移，在使三态倒相缓冲器4进入激活状态的H电平期间td 内，相位信息Q1、Q2，如图3(c)、(d)所示不变时，从三态倒相 缓冲器4输出的相位差信号Ph照样如图3(g)所示的Hi-Z，因此 存在不能获得与相位差对应相位差信号Ph的问题。

因此，如图4所示，在相位差为零附近，得不到与相位差对应的 控制电压并发生不稳定，若将VCO14使用到非常宽的范围的频率可 变域时，就存在难以提供稳定的时钟这样的问题。

本发明就是鉴于上述问题而进行创造的，其目的在于提供一种即 使使用具有非常宽的频率可变域的VCO的情况下，也能供给稳定的 时钟的PLL电路。

也就是说，其目的在于提供一种通过在基准信号的欠缺时进行适 当的欠缺补偿，即使使用具有非常宽的频率可变域的VCO的情况下， 也能供给稳定的时钟的PLL电路。

并且，其目的在于提供即使在基准信号与比较信号之间的相位差 为零附近的情况下，也能从相位比较器向VCO侧输出与相位差相对 应的正确相位差信号，在使用非常宽的频率可变域的VCO的情况下， 也能供给稳定的时钟的PLL电路。

本发明在由具备：输出对应于基准信号与比较信号相位差信号的 相位比较器；输出与从该相位比较器输出的信号相对应的控制电压的 环路滤波器；输出与从该环路滤波器输出的控制电压相对应的频率的 时钟的电压控制振荡器；及把该电压控制振荡器输出的时钟频率分频 为1/N(N为整数)并作为比较信号向相位比较器反馈的环路计数器 而构成的PLL电路中，设置有：输出预测基准信号发生位置的预测窗 口信号的预测窗口电路；检测在预测窗口信号输出时的基准信号的欠 缺，并输出用于校正该欠缺的第1校正信号；同时输出用于抵消比较 信号与第1校正信号之间的相位差的第2校正信号的欠缺补偿电路。

在基准信号欠缺时，欠缺补偿电路输出检测在预测窗口信号输出 时的基准信号欠缺的欠缺校正用的第1校正信号和用于抵消比较信号 与第1校正信号之间相位差的第2校正信号，相位比较器输出比较信 号与第1校正信号之间相位差相对应的信号和跟第1校正信号与第2 校正信号之间的相位差相对应的信号。

因此，即使起因于基准信号的欠缺使供给VCO的控制电压混乱， 根据第1校正信号与第2校正信号的相位差信号，也能以供给VCO 的控制电压抵消这种混乱。所以，在基准信号欠缺时，也能进行适当 的欠缺补偿，在具有非常宽的频率可变域使用VCO时，也能供给稳 定的时钟。

另外，本发明的PLL电路的欠缺补偿电路是由根据预测窗口信号 和比较信号计量基准信号的欠缺期间的欠缺期间计量部分，基于预测 窗口信号、基准信号及欠缺期间计量部分的计量值输出第1、第2校 正信号的校正信号发生部分作为主体而构成；相位比较器是由以基准 信号为时钟端子输入并以L电平电压为数据端子输入的第1D型触发 器、以比较信号为时钟端子输入并以H电平电压为数据端子输入的第 2D型触发器、以第1D型触发器的Q输出信号作为输入并输出第1相 位差信号的第1三态缓冲器、以第2D型触发器的Q输出信号作为输 入并输出第2相位差信号的第2三态缓冲器、根据第1D型触发器的 Q输出的倒相信号来控制第1、第2三态缓冲器在激活状态，同时根 据第1D型触发器的Q输出的倒相信号和第2D型触发器的Q输出之 间“与”信号的倒相信号来控制第1、第2三态缓冲器在不激活状态 的控制电路而构成，并且以第1校正信号复位第1D型触发器，以第2 校正信号置位第2D型触发器。

由于作成这样的结构，所以能够简化欠缺补偿电路和相位比较器。

并且，本发明的PLL电路在欠缺期间计量部分中设有升降值计数 器，以该升降值计数器对时钟发生电路输出的时钟进行计数，同时由 于根据比较信号进行升值计数器并根据预测窗口信号进行反向计数 器，所以能够减少基准信号欠缺时的校正误差。

并且，本发明的PLL电路在校正信号发生部分中设有译码器和选 择器，该译码器用于将升降值计数器的计数值译码成设定值；该选择 器用于将该译码器的输出信号延迟输出从时钟发生电路输出时钟的1 个时钟的1个时钟延迟器和对每个预测窗口信号的输出交互选择输出 译码器的输出信号或1个时钟延迟器的输出信号，因为根据该选择器 的输出信号、预测窗口信号及基准信号而输出第2校正信号，所以能 够防止基准信号连续欠缺时的校正误差积累。

并且，本发明的PLL电路的环路计数器是由计数从电压控制振荡 器输出的时钟的计数器；当计数器的计数值与第2设定值一致时输出 重合信号的重合电路；以及把重合电路的输出延迟1个时钟的信号作 为门控制信号的延迟电路构成，向该计数器的数据输入端子输入第1 设定值，把计数器的脉动进位端子来的输出延迟1个时钟的信号作为 比较信号而输出，同时作为向计数器装入端子的输入信号。而且，在 相位比较器上，设置以门控制信号为时钟端子输入并以H电平电压为 数据端子输入的第3D型触发器，控制电路根据第1D型触发器的Q 输出的倒相信号与第3D型触发器的Q输出的“与”信号，将第1、 第2三态缓冲器控制在激活状态。

由于作成这样的结构，所以能够防止供给三态缓冲器的相位信息 前沿的欠缺，即使基准信号与比较信号的相位差在零附近的情况下， 在相位差与控制电压之间也能保持良好的直线性关系。

并且，本发明的PLL电路的控制电路是由将第1D型触发器的Q 输出进行倒相的倒相器；以倒相器的输出信号为时钟端子输入，以H 电平电压为数据端子输入，及以Q输出为第1、第2三态缓冲器的门 信号的第4D型触发器；将倒相器的输出信号与第2D型触发器的Q 输出之间的“与”信号进行倒相并输出的与非门；和以设定时间Td1 延迟该与非门的输出信号再向第4D型触发器的复位端子侧输出的第1 延迟器而构成。

由于作成这样的结构，所以能够防止破坏供给三态缓冲器的相位 信息的后沿，并达到性能的提高。

并且，本发明的PLL电路的控制电路是由将第1D型触发器的Q 输出进行倒相的倒相器；输出倒相器的输出信号和第3D型触发器的 Q输出的“或”信号的或门；以该或门的输出信号为时钟端子输入、 以H电平电压为数据端子输入，及以Q输出为第1、第2三态缓冲器 的门信号的第4D型触发器；将倒相器的输出信号与第2D型触发器的 Q输出之间的“与”信号进行倒相并输出的与非门；及以设定时间Td1 延迟该与非门的输出信号再向第4D型触发器的复位端子侧输出的第1 延迟器而构成。

由于作成这样的结构，所以能够防止破坏供给三态缓冲器的相位 信息的后沿，并达到性能的提高。

本发明的PLL电路，由于在控制电路中以设定时间Td2延迟第1 延迟器的输出信号并向第1D型触发器的置位端子输出，同时设置通 过与门向第2D型触发器的复位端子输出的第2延迟器，所以能够防 止第1、第2三态缓冲器的误动作。

本发明的PLL电路，由于在控制电路中以设定时间Td2延迟与门 的输出信号并向第1D型触发器的置位端子和第3D型触发器的复位端 子输出，同时设有通过第2与门向第2D型触发器的复位端子输出的 第2延迟器，及向第2与门的另一输入侧输入第1校正信号，所以能 够防止第1、第2三态缓冲器的误动作。

本发明的PLL电路的环路滤波器由具备运算放大器的完全积分环 路滤波器构成，向该运算放大器的一方输入侧输入第1相位差信号和 第2相位差信号，而另一放输入侧输入H电平基准电压和L电平基准 电压的分压，并由输出侧向VCO输出控制电压。而且，当第1相位 差信号和第2相位差信号一起为H电平或L电平时，则向电压控制振 荡器输出用于减少或增加振荡频率的控制电压，当第1相位差信号和 第2相位差信号的一方信号为H电平另一方为L电平，或者一起都为 高阻抗时，则向电压控制振荡器输出用于维持振荡频率的控制电压。

由于作成这样的结构，所以能使在运算放大器的中间电压来的加 法运算和减法运算的电压电平完全平衡，能够同样进行相位滞后来的 引入响应和相位超前的引入响应。

本发明在具备有相位比较器、环路滤波器、VCO和环路计数器构 成的PLL电路中，设有作成1个时钟超前比较信号相位的门控制信号 的门控制信号作成电路，并设有向相位比较器输出与基准信号和比较 信号的相位差相对应的三态信号，同时以门控制信号控制在激活状态 的三态缓冲器。

使三态缓冲器进入激活状态的门控制信号虽然是1个时钟超前比 较信号相位的信号，但是即使基准信号与比较信号的相位差在零附近 的情况下，也可以比现有例子超前三态缓冲器的激活状态开始时期约 1个时钟。

因此，因信号传输延迟即使相位信息与三态缓冲器的门控制信号 之间发生定时偏移，也能防止供给三态的相位信息前沿的欠缺，在相 位差零附近也能获得相位差与控制电压之间的良好直线性，就是在使 用具有非常宽的频率可变域时，也能提供稳定的时钟。

并且，本发明的PLL电路的相位比较器是由以基准信号为时钟端 子输入和以L电平电压为数据端子输入的第1D-FF；以比较信号为 时钟端子和H电平电压为数据端子输入的第2D-FF；以门控制信号 为时钟端子输入和以H电平电压为数据端子输入的第3D-FF；以第 1D-FF的Q输出作为输入，输出第1相位差信号(三状态信号)的 第1三态缓冲器；以第2D-FF的Q信号作为输入，输出第2相位差 信号(三状态信号)的第2三态缓冲器；以及根据第1D-FF的Q输 出倒相信号与第3D-FF的Q输出之间的“或”信号，控制第1、第 2三态缓冲器在激活状态，同时根据第1D-FF的Q输出倒相信号与 第2D-FF的Q输出之间的“与非”信号，控制第2三态缓冲器在不 激活状态的控制电路而构成。

由于作成这样的结构，所以可简化相位比较器的结构。

并且，本发明的PLL电路的控制电路是由将第1D-FF的Q输出 倒相的倒相器；输出该倒相器的输出信号与第1D-FF的Q输出的 “或”信号的或门；以该或门的输出信号为时钟端子输入并以H电平 电压为数据端子输入，及以Q输出为第1、第2三态缓冲器的门控制 信号的第4D-FF；将倒相器的输出信号与第2D-FF的Q输出之间 的“与”信号进行倒相而输出的“与非”门；以及将该与非门的输出 信号延迟时间设定为t1，再向第4D-FF的复位端子输出的第1延迟 器而构成。

由于作成这样的结构，所以能够防止破坏供给三态缓冲器的相位 信息的后沿，并达到性能的提高。

并且，本发明的PLL电路由于在控制电路中设有以设定时间t1 延迟第1延迟器输出信号向第1D-FF的置位端子输出，同时向第2 和第3D-FF的复位端子输出的第2延迟器，所以在第1、第2三态 缓冲器进入不激活状态后，将第1D-FF置位，将第2和第3D-FF 复位并能防止第1、第2三态缓冲器的误动作。

本发明的PLL电路，以具备运算放大器的完全积分环路滤波器构 成环路滤波器，在该运算放大器的一方输入侧输入第1相位差信号和 第2相位差信号，另一方输入侧输入H电平基准电压和L电平基准电 压的分压，及从输出侧向VCO输出控制电压。而且第1相位差信号 和第2相位差信号一起为H电平或L电平时，向电压控制振荡器输出 用于减少或增加振荡频率的控制电压，第1相位差信号和第2相位差 信号的一方为H电平另一方为L电平或者一起高阻抗时，向电压控制 振荡器输出用于维持振荡频率的控制电压。

由于作成这样的结构，所以能使在运算放大器的中间电压来的加 法运算和减法运算的电压电平完全平衡，能够同样进行相位迟后来的 引入响应和相位超前的引入响应。

本发明在具备有相位比较器、环路滤波器、VCO和环路计数器构 成的PLL电路中，设有作成1个时钟超前比较信号相位的门控制信号 的门控制信号作成电路，并设有输出与基准信号与比较信号的相位差 相对应的3三态信号，同时以门控制信号控制激活状态的三态缓冲器。

并且，本发明的PLL电路，由计数从VCO输出的时钟的计数器； 该计数器的计数值与设定值一致时，输出把时钟信号频率分频为1/N 的比较信号，同时把该比较信号输出到计数器的第1重合电路，当计 数器的计数值与设定值(N-1)一致时，输出把时钟信号频率分频为 1/N的门控制信号的第2重合电路而构成环路计数器。

由于作成这样的结构，所以在环路计数器内包括门控制信号作成 电路，并能简化电路结构。

附图的简单说明

图1表示现有例的PLL电路框图。

图2表示图1中的相位比较器11框图。

图3说明图1和图2的作用定时图。

图4表示图1的基准信号REF与比较信号VAR的相位差同由LPF 供给VCO的控制电压之间的关系特性图。

图5表示本发明PLL电路的第1实施例框图。

图6是图5中的完全积分环路滤波器21的电路图。

图7是图5中的环路计数器22的说明图，(A)为框图，(B) 为说明(A)的作用定时图。

图8是图5中的预想窗口电路23的框图。

图9是图5中的欠缺校正电路24的框图。

图10表示图5中的相位比较器20的框图。

图11说明图8的预想窗口电路23作用的定时图。

图12说明基准信号REF没有欠缺时(即，HDX没有欠缺时)的 本发明的作用定时图。

图13说明基准信号REF欠缺时(即，HDX欠缺时)的本发明的 作用定时图。

图14说明连续基准信号REF欠缺时(即，HDX连续欠缺时)的 本发明的作用定时图。

图15表示本发明PLL电路的第2实施例框图。

图16表示图15中的相位比较器122的框图。

图17是图15中的环路计数器126的说明图，(A)为框图，(B) 为说明(A)的作用定时图。

图18说明在图15和图16中，基准信号REF与比较信号VAR 的相位差大时的作用定时图。

图19说明在图15和图16中，基准信号REF与比较信号VAR 的相位差小时(0附近时)的作用定时图。

图20表示图15的基准信号REF与比较信号VAR的相位差同由 完全积分环路滤波器供给VCO14的控制电压之间的关系特性图。

实施发明的最佳实施例

以下，为了详细说明本发明，按照附图对其进行说明。

图5表示本发明的PLL电路的第1实施例，而且在该图中，与图 1、图2相同的部分标以相同的标号。

图5中，20是相位比较器、21是完全积分环路滤波器、22环路 计数器、23是预想窗口电路、24是欠缺校正电路、25是时钟发生电 路、及26是倒相器。

上述时钟发生电路25由晶体振荡器等构成，并输出固定频率(例 如28.636MHz)的时钟FCLK(以下，简单记为FCLK)。

上述倒相器26把在输入端子10a输入的水平同步信号HDX(以 下，简单记为HDX)倒相的基准信号REF输出到上述相位比较器20。

上述完全积分环路滤波器21，如图6所示，由运算放大器30、电 阻R1～R5及电容C1～C3构成，通过电阻R1、R2，将从上述相位比 较器20输出的第1相位差信号Ph1(以下，简单记为Ph1)、第2相 位差信号P2h(以下，简单记为Ph2)输入到上述运算放大器30的- (负)侧，并将从上述相位比较器20输出的基准电压Hr、Lr，用电 阻R3、R4分压并用电容C3进行平滑的分压输入到上述运算放大器30 的+(正)侧，用电阻R5及电容C1、C2把运算放大器30的输出反 馈到-侧输入，并且从输出侧向VCO14输出控制电压Ec。即，当Ph1 和P2h一起为H电平或L电平时，将用于减少或增加时钟频率的控制 电压Ec输出到VCO14，当Ph1和P2h的一方为H电平另一方为L 电平，或一起为高阻抗Hi-Z(以下，简单记为Hi-Z)时，将用于 维持振荡频率的控制电压Ec输出到VCO14。

如图7所示，上述环路计数器22，是由从设定值N减去2并倒相 的值(第1设定值)作为向D端子的输入，并计数从上述VCO14输 出的时钟CLK(以下，简单记为CLK)的计数器31；在该计数器31 的计数值HCNT(以下，简单记为HCNT)与设定值“FFEh”(第2 设定值)一致时输出一致信号的重合电路32；将该重合电路32的一 致输出延迟1个CLK，并输出门控制信号VARB(相当于使后述的比 较信号VAR的相位超前1个CLK，以下，简单记为VARB)的D型 触发器(以下，简单记为D-FF)33；以及把上述计数器31的脉动 进位端子RC来的输出延迟1个CLK的信号作为比较信号VAR(以 下，简单记为VAR)输出，同时向上述计数器31的装入端子LO输 出的D-FF34而构成。

如图8所示，上述预测窗口电路23，是以加法器35、36、重合电 路37、D型触发器(以下，简单记为D-FF)38、39及计数器40作 为主体构成。

一方的加法器35把所设定的检测窗宽DW(例如，用16进制数 表示008h)成1倍倒相的值(例如EFh)、设定值EFh、和进位输入 CI值之间的相加值S(例如EEh)输出到上述计数器40的数据端子 D。另一方的加法器36把将检测窗宽DW倒相值(例如FF7h)、设 定值FFCh、和进位输入CI值之间的相加值S(例如FF4h)输入到 上述重合电路37的一方输入侧。

当上述环路计数器22的HCNT与加法器36的相加值S一致时， 上述重合电路37输出重合信号EQ，上述D-FF38用CLK的前沿将 重合信号EQ锁定并作为Q输出。

上述计数器40以倒相上述D-FF38的Q输出信号作为装入端子 LD的输入，用向该装入端子LD的输入电平变成L电平时的CLK前 沿，取入数据(向端子D的输入数据)，计数值为FFh时，从脉动进 位端子RC输出H电平信号。由该进位端子RC若输出H电平信号， 则通过“与非”门41的L电平信号输入到上述计数器40的使能端子 ENP，使上述计数器40成为不工作状态。

上述D-FF39，在CLK的前沿，锁定上述计数器40的进位端子 RC输出的信号并作为预想窗口信号HWLN(以下，简单记为HWLN) 进行输出。

如图9所示，上述欠缺校正电路24，由欠缺期间计量部分50、校 正信号发生部分51及相位比较期间信号发生器52构成。

上述欠缺期间计量部分50以D-FF53、54及升降计数器55构成 主体。

上述D-FF53，在输入于时钟端子的VAR的上升沿，取入输入 到数据端子的H电平电压(例如通过上拉电阻由Vcc电源供给电压) 作为Q输出并存储，上述D-FF54，在由上述时钟发生电路25输出 的FCLK的上升沿，取入上述D-FF53的Q输出作为Q输出并存储。 当后述的信号①为L电平时，上述D-FF53、54被复位。

上述升降计数器55，在升降计数器55的Q输出为H/L电平时， 作为U/D(升值/降值)计数器进行工作，并输出FCLK的计数值Qc。 而且，在升值计数器的计数值Qc若为FFFh，则进位端子TCN输出 的信号变成L电平，通过倒相器56向使能端子ENP反馈该信号并使 其停止。并且，在降值计数器的计数值Qc若为000h，则进位端子TCN 输出的信号变成L电平，通过倒相器56向使能端子ENP反馈该信号 并使其停止。

上述校正信号发生部分51除由图9构成欠缺期间计量部分50和 相位比较期间信号发生器52的构成部分外，还以D-FF61～70、译 码器71、选择器72、和“与非”门73、74构成主体。

上述D-FF61，在FCLK的上升沿，取入HWLN作为Q输出并 予以存储，而上述D-FF62，在FCLK的上升沿，取入倒相上述D- FF61的Q输出信号作为Q输出(图中信号①)并予以存储。

上述D-FF63用倒相HDX的信号，取入H电平电压作为Q输 出并予以存储，上述D-FF64用上述D-FF63的Q输出，取入H电 平电压作为Q输出(图中信号②)并予以存储。当信号①为L电平时 上述D-FF63被复位，而当上述D-FF61的Q输出为L电平且信号 ①为L电平时，上述D-FF64被复位。

当上述升降计数器55的计数值Qc为001h(以下，简单记为01h) 时，上述译码器71输出译码信号(信号③)。

上述D-FF65，在1时钟延迟器的一个例子中，在FCLK的上升 沿，取入上述译码器71的译码信号作为Q输出(图中信号④)并存 储，上述D-FF66在信号①的每个上升沿，存储由H、L电平倒相的 Q输出(图中的选择信号⑤)

上述选择器72根据选择信号⑤H、L电平，选择信号④、③并作 为Y信号而输出。

上述“与非”门73输出把Y信号与信号①的倒相信号和信号② 的倒相信号之间的“与”信号倒相的信号，上述“与非”门74输出上 述D-FF61的Q输出和信号①及信号②的倒相之间的“与”信号倒 相的信号。

上述D-FF67在FCLK的上升沿，取入上述“与非”门73的输 出信号作为Q输出并予以存储，该Q输出为第2校正信号dummy， VARX(以下简单记为d.VARX)。

上述D-FF68在FCLK的上升沿，取入上述D-FF67的Q输出， 向上述D-FF69的复位端子输出自身的Q输出。上述D-FF69在信 号①的倒相信号的上升沿，取入信号②的倒相信号作为输出并予以存 储，该Q输出为第3校正信号dummy，GENB(以下简单记为 d.GENB)。

上述D-FF70在FCLK的上升沿，取入上述“与非”门74的输 出信号作为Q输出并予以存储，该Q输出成为第1校正信号dummy， REFX(以下简单记为d.REFX)。

上述相位比较期间信号发生器52由或门构成，并以上述D-FF69 的Q输出(第3校正信号d.GENB)与信号①的“或”信号作为相位 比较期间信号GENB(以下，假定记为GENB)并进行输出。

上述相位比较器20，如图10所示，是由第1、第2、第3D-FF81、 82、83、控制电路84、第1、第2、第3、第4三态缓冲器85、86、87、 88、以及“与非”门89构成。

上述第1D-FF81在时钟端子输入的REF上升沿，取入在数据端 子输入的L电平电压(例如接地电压)，并作为Q1输出予以存储。 上述第2D-FF82在时钟端子输入的VAR上升沿，取入在数据端子输 入的H电平电压，并作为Q2输出予以存储。上述第3D-FF83在时 钟端子输入的VARB上升沿，取入在数据端子输入的H电平电压，并 作为Q3输出予以存储。

上述控制电路84是由倒相输出上述第1D-FF81的Q1输出的倒 相器90；输出该倒相器90的输出与Q3输出的“或”信号Or的或门 91；输出将倒相器90的输出与Q2输出的“与”信号倒相的信号Na 的“与非”门92；将信号Na只延迟时间Td1后输出的第1延迟器93； 输出该第1延迟器93的输出信号与d.GENB的“或”信号的或门94； 输出该或门94的输出信号与GENB的“与”信号的与门95；将该与 门95的输出信号只延迟时间Td2后输出的第2延迟器96；以及在上 述或门91输出的信号Or的上升沿，取入输入数据端子的H电平电压， 并作为Q4输出予以存储的第4D-FF97而构成。

上述第2延迟器96的输出侧，将上述第1D-FF81的置位端子和 第3D-FF83的复位端子结合起来，同时通过“与”门89与上述第2D -FF82的复位端子结合起来，向上述“与”门89的另一方输入侧 输入d.REFX。在上述第1D-FF81的另一方的复位端子上输入 d.REFX，及向上述第2D-FF82的置位端子输入d.VARX。

上述第1、第2三态缓冲器85、86，把上述第1、第2D-FF81、 82的Q1、Q2输出作为输入信号，，把上述第4D-FF97的Q4输出 作为门控制信号，输出H、L电平和Hi-Z的三个状态的第1、第2 相位差信号Ph1、Ph2。即，当门信号为H电平时，Ph1、Ph2为对应 于输入信号H、L电平的H、L电平，当门信号为L电平时，Ph1、Ph2 变成Hi-Z。

将H电平电压供给上述第3三态缓冲器87的输入侧，上述第4 三态缓冲器88的输入侧接地，将H电平供给上述第3、第4三态缓冲 器87、88的门极，以及从第3、第4三态缓冲器87、88的输出侧向 上述完全积分环路滤波器21输出H电平基准电压Hr、L电平基准电 压Lr。

接着，一起用图11～图14说明上述第1实施例的作用。

A：首先，一起用图8和图11说明预测窗口电路23输出HWIN 的作用。该HWIN是预测REF的发生位置的信号。

(Ⅰ)为说明方便，检测窗宽DW设定为08h，环路计数器22的 分频N设定为800，假如由VCO14输出的CLK、环路计数器22输 出的HCNT、及由环路计数器22的输出VAR为图11(a)、(b)、 (c)，则当HCNT与加法器36的相加值S=FF4h(FF4h为10进制 数表示的4084，相当于N-12)时，如图11(d)所示，重合电路37 输出重合信号EQ。

(Ⅱ)从重合电路37输出重合信号EQ时，由于在重合电路37 的后段具有使其延迟1CLK部分的D-FF38，因此在HCNT成为FF6h (FF6h相当于N-10)的定时，计数器40成为工作状态，进位端子 RC的输出变成L电平，同时装入端子LD成为L电平，并取入加法 器35的相加值S(例如EEh)。而且，当计数器40的计数前进，计 数值变成FFh时，进位端子RC的输出变成H电平，使计数器40成 为不工作状态。因此，计数器40的计数值成为如图11(e)所示，从 计数器40的进位端子RC输出的信号就成为如图11(f)所示。

(Ⅲ)D-FF39在CLK的上升沿，取入从计数器40的进位端 子RC输出的信号，作为Q输出(HWIN)予以存储，而且从预测窗 口电路23输出的信号HWIN，如图11(g)所示，就成为以VAR的 前9CLK部分(时钟部分)和后7CLK部分的总计17CLK部分为预 测窗口的信号。

B：接着，用图10和图12说明水平同步信号HDX不欠缺，正常 时的作用。

(Ⅰ)为说明方便，如图12(c)、(d)所示，将HDX倒相的 REF和VAR的相位同步，假定HWIN为如图12(a)所示的信号， 则D-FF62的Q端子的输出信号①如图12(b)所示，将HWIN倒 相并成为2FCLK部分延迟的信号。当REF和VAR的相位同步时， 假如在t1时信号①变成H电平，则在经过大约17CLK后的t3时，变 成L电平。

(Ⅱ)在图9的欠缺校正电路24中，D-FF63以REF取入H电 平电压作为Q输出并予以存储，以D-FF61的Q输出使D-FF64复 位，同时以D-FF63的Q输出取入H电平电压作为Q输出并予以存 储，因此从D-FF64的Q端子输出的信号②就如图12(f)所示。即， 信号②比在t1时间早1FCLK的定时变成L电平，在t2时变成H电 平。

(Ⅲ)升降计数器55若在升值计数器中计数值Qc为FFFh时， 或在降值计数器中计数值Qc为000h时，从进位端子TCN输出的信 号变成L电平并向使能端子ENP反馈而自停止，除此以外，从进位端 子TCN输出的信号为H电平而成为使能状态，并取入数据端子的输 入，因此初始状态的计数值Qc是000h(图12(g)以0表示，以下 同样)。D-FF53以VAR取入H电平电压作为Q输出并予以存储， D-FF54在FCLK的上升沿取入D-FF53的Q输出，并将Q输出向 升降计数器55的U/D端子输出，因此如图12(g)所示，在VAR前 沿的t2时之后的FCLK的定时，升降计数器55就变成使能状态，接 着从FCLK开始计数的信号①到变成L电平为止进行升值计数。

(Ⅳ)在t3时如信号①变成L电平(升降计数器55的计数值Qc 与从7变成8的定时相当)，则D-FF53、54被复位，D-FF54的 Q输出变成L电平，使升降计数器55成为反向计数方式。因此，计 数值Qc变成如图12(g)所示，计数值Qc为000h时，从进位端子 TCN输出的信号变成L电平并自停止。

(Ⅴ)译码器71对升降计数器55的计数值Qc的01h(图12(g) 中表示为“1”)进行译码，输出如图12(h)所示的信号③，D-FF65 输出将如图12(i)所示的信号③延迟1FCLK部分的信号④。

D-FF66以信号①的每个上升沿倒相的Q输出作为选择信号⑤， 向选择器72输出，而且如图12(j)中实线所示，当信号⑤L电平时， 选择器72以信号③作为Y信号进行输出，如图12(j)中实线所示， 当信号⑤H电平时，选择器72以信号④作为Y信号进行输出。

(Ⅵ)Y信号为H电平(输出信号④时)，信号①和②的倒相 信号只有在H电平时，“与非”门73的输出侧为L电平，除此以外 的时候都为H电平，而且如图12(l)所示，d.VARX继续保持H电 平。

并且，只有使HWIN延迟1FCLK部分的信号为H电平，信号信 号①为H电平和信号②的倒相信号为H电平时，“与非”门74的输 出侧才成为L电平，除此以外的时候为H电平，而且如图12(k)所 示，d.REFX继续保持H电平。

D-FF69在信号①的倒相信号的上升沿，取入信号②的倒相信号 作为Q输出并予以存储，同时D-FF68的Q输出为L电平时使其复 位，而且如图12(m)所示，d.GENB继续保持L电平。

并且，相位比较期间信号发生器52将d.GENB与信号①的“或” 信号作为GENB进行输出。

(Ⅶ)在图10的相位比较器20中，在REF、VAR、VARB的上 升沿，第1、第2、第3D-FF81、82、83取入数据端子的电平作为Q1、 Q2、Q3输出并予以存储，自Q1输出为L电平而且Q2输出成为H 电平时起，经过第1、第2延迟器95、96延迟时间(Td1+Td2)后， 被复位并返回初始状态。

并且，在通过或门91的Q3输出的上升沿，第4D-FF97取入数 据端子的H电平电压作为Q4输出并予以存储，同时自Q1输出为L 电平，而且Q2输出为H电平的t2时起，经过延迟时间Td1后被复位 并返回初始状态。

第1、第2三态缓冲器85、86，在第4D-FF97的Q4输出处于 H电平期间为激活状态，在L电平期间为不激活状态，在激活状态中， 与输入的Q1、Q2输出H、L电平相对应的输出变成H、L电平，在 不激活状态中，输出为Hi-Z，而且从第1、第2三态缓冲器85、86 输出的Ph1、Ph2为图12(o)、(p)所示。即，比现有例的t2时间 提前门控制信号(Q4输出)约1CLK部分，并能防止前沿的欠缺， 同时仅使结束时间迟到延迟时间Td1，并能防止破坏后沿。因此，能 够防止第1、第2三态缓冲器85、86的误动作。

(Ⅷ)根据从相位比较器20输出的Ph1、Ph2，完全积分环路滤 波器21输出跟REF与VAR之间相位差对应的控制电压。即，如图12 (c)、(d)所示，当没有相位差时，如图12(o)所示，Ph1、Ph2 不是一起为H电平或L电平，而且如图12(q)所示，向VCO14继 续输出用于维持振荡频率的控制电压Eco(保持状态)。

这时，以完全积分环路滤波器21构成环路滤波器，该完全积分环 路滤波器21具备有以Ph1及Ph2作为一方的输入信号，以H电平基 准电压Hr与L电平基准电压Lr的分压为另一方的输入信号，从输出 侧向VCO14输出控制电压的运算放大器30，在Ph1和Ph2一起为H 电平或L电平时，向VCO14输出减少或增加振荡频率的控制电压，Ph1 和Ph2的一方为H电平，而另一方为L电平，或者一起为高阻抗时， 向VCO14输出用于维持振荡频率的控制电压，因而能够完全平衡由 运算放大器30的中间电压来的加法运算和减法运算的电压电平，并可 同样进行从相位滞后来的引入响应和相位超前来的引入响应。

C：接着，用图9、图10和图13说明水平同步信号HDX欠缺时 的作用(即：REF欠缺时)。

(Ⅰ)为方便说明，如图13(c)以2点点划线所示，假定因HDX 欠缺而与VAR相位同步的REF也欠缺。并且，从D-FF62的Q端 子输出的信号①，如图13(b)所示，由于将HWIN倒相并延迟2个 FCLK部分的信号，因此在t1时，将要变成H电平之时，则大约17 个CLK后的t3时变成L电平。

(Ⅱ)在图9的欠缺校正电路24中，D-FF64以D-FF61的Q 输出进行复位，因REF的欠缺，D-FF63的时钟端子不是H电平， 因此D-FF64的Q端子输出信号②，用比t1时的1个FCLK前的定 时变成L电平，以后继续L电平。

(Ⅲ)D-FF53在VAR的上升沿取入H电平电压作为输出并进 行存储，D-FF54在FCLK的上升沿取入D-FF53的Q输出，并将 Q输出向升降计数器55的U/D端子输出，因此如图13(g)所示，升 降计数器55用在VAR上升的t2之后马上在出现FCLK定时变成使 能状态，接着从FCLK开始计数到信号①变成L电平进行升值计数。

(Ⅳ)在t3时，信号①若变成L电平，则与上述B的(Ⅳ)同样， 升降计数器55成为降值计数，计数值Qc如图13(g)那样变化，计 数值Qc一变成000h(图中的“0”)，进位端子TCN输出的信号就 变成L电平并自己停止。

(Ⅴ)与上述B的(Ⅴ)同样，译码器71输出图13(h)所示的 信号③，D-FF65输出图13(i)所示的信号④。

并且，选择器72根据选择信号⑤的H、L电平，选择信号④、③ 作为Y信号来输出。

(Ⅵ)只有当使HWIN延迟1个FCLK部分的信号为H电平， 信号①为H电平和信号②的反相信号为H电平时，“与非”门74的 输出侧才变成L电平，除此以外的时候都是H电平，而且如图13(k) 所示，d.REFX在t3时刻出现。该d.REFX在t3时刻变成L电平， 从t3时刻起经过1个FCLK后返回H电平。

并且，只有当Y信号是H电平(输出信号④时)，信号①和②的 倒相信号是H电平时，“与非”门73的输出侧才变成L电平，除此 以外之时都是H电平，因此如图13(l)所示，d.VARX在t4时刻出 现。该d.VARX从信号①的L电平时到出现信号④时经过1个FCLK 后的t4时刻才变成L电平，从t4时刻经过1个FCLK后返回H电平。

并且，D-FF69在信号①的倒相信号上升沿，取入信号②的倒相 信号作为Q输出予以存储，同时在D-FF68的Q输出变成了L电平 时使其置位，而且如图13(m)所示，d.GENB在t3时刻变成H电平， 从t4时刻经过1个FCLK后的t5时刻返回L电平。即，输出许可期 间从t3时刻到t5时刻的期间，比不欠缺的B情况(图8的情况)要 延长。

(Ⅶ)在图10的相位比较器20中，第1、第2D-FF81、82随 d,REFX、d.VARX的出现而被复位、置位并返回初始状态。

并且，第4D-FF97在经或门91的Q3输出上升沿，取入数据端 子的H电平电压作为Q4输出予以存储，同时在从t4时刻经过Td1时 刻被复位返回初始状态。即，第4D-FF97是在第1D-FF81的Q1 输出是L电平，而且在出现d.VARX从第2D-FF82的Q2输出变成 H电平的t4时刻经过延迟时间Td1后复位并返回初始状态。

与上述B的(Ⅶ)同样，第1、第2三态缓冲器85、86输出的Ph1、 Ph2变化如图13(o)、(p)所示。即，在从t3时刻到t4时刻的期 间Ta,Ph1、Ph2一起变成H电平；在从t3时刻到t4时刻的期间Tb, Ph1、Ph2一起变成L电平。

并且，将门控制信号(Q4输出)是H电平的开始时期与现有例 的t2比，约提前1个时钟CLK，同时将结束时期延迟时间Td1，并 能防止误动作也与上述B的情况同样。

(Ⅷ)根据相位比较器20输出的Ph1、Ph2，完全积分环路滤波 器21输出跟REF与VAR的相位差对应的控制电压。即，如图13(o)、 (p)所示，在Ph1、Ph2一起为H电平的期间Ta，向VCO14输出 用以减少振荡频率的控制电压Ec，而在Ph1、Ph2一起为L电平的期 间Tb，向VCO14输出用以增加振荡频率的控制电压Ec。

期间Ta、Tb与升降计数器55的计数值Qc有关，该升降计数器 55不是从处于欠缺时的不稳定状态的VCO14来的时钟，而是计数从 时钟发生电路25输出的稳定FCLK，所以能够使期间Ta和期间Tb 大致为相同期间。因此，随着用于校正HDX欠缺的d.REFX而附加 的控制电压Ec的减少部分与随着由d.VARX附加的控制电压的增 加部分相抵消，即使HDX欠缺时，也能进行适当欠缺补偿，在使用 非常宽的频率可变域的VCO14时，也可以从VCO14的输出侧供给稳 定的CLK。

并且，在完全积分环路滤波器21中，能够完全平衡由运算放大器 30的中间电压来的加法运算和减法运算的电压电平，并能同样进行从 相位滞后来的引入响应和相位超前来的引入响应，与上述B的情况相 同。

D：接着，用图9、图10、图13和图14，说明水平同步信号HDX 连续欠缺时(即，REF连续欠缺时)的作用。

一般，VAR(VAR与CLK相位同步)与FCLK的相位不重合， 为说明方便，假定VAR与FCLK的相位差如图14(c)所示的α(1 个FCLK以下的时间)。

在上述C的(Ⅷ)中，如图13(o)、(p)所示，当Ph1、Ph2 一起为H电平的期间Ta时，一起为L电平的期间Tb时已说明了大 致相等，但在VAR与FCLK的相位不重合时，成为Ta≠Tb。即，当 在欠缺校正电路24中如果没有选择器72要把信号④输入“与非”门 73时，则如图13(g)、(m)所示，期间Tb为9个FCLK部分的 期间(以下，简单记为Tb(9))，当要使信号③输入“与非”门73 时，则期间Tb为8个FCLK的期间Tb(以下，简单记为Tb(8))。 另一方面，如图13(m)所示，期间Ta是将α加到8个FCLK的期 间上的期间，因而成为Tb(8)＜Ta＜Tb(9)。

(Ⅰ)为说明方便，假定HDX有n(例如n=4)次连续欠缺， 与该连续n次欠缺时的HWIN对应的信号①为H电平期间，如图14 (b)所示，t1时刻～t4时刻、t6时刻～t9时刻、t11时刻～t14时刻…， 在图9的欠缺校正电路24中D-FF66的Q输出的信号⑤，如图14(g) 所示，假如在t1时刻是H电平，那么该信号⑤在t6时刻变成L电平。 在t11时刻变成H电平…(即，每次在信号①的上升沿时电平都改变)。

(Ⅱ)根据信号⑤H、L电平，选择器72选择并输出信号④、③， 而选择器72的Y输出，如图14(h)所示，在最初的欠缺期间为信号 ④，在下一个欠缺期间为信号③，再下一个欠缺期间又为信号④(图 中从略)。

(Ⅲ)与上述C的(Ⅳ)同样，d.REFX在信号①的下降沿的t4 时刻、t9时刻、…出现，d.VARX则在Y输出的下降沿时出现，而且 在最初的欠缺期间为Ta＜Tb(9)、在下一次欠缺期间为Ta＞Tb(8)， 在每个连续的欠缺期间，Ta和Tb的大小交替变化。因此，即使HDX 连续欠缺时，也可以将Ta的积累时间和Tb的积累时间之差抑制到很 小(例如FCLK的半个周期内)。

(Ⅳ)另一方面，象上述C的(Ⅶ)已说过的那样，期间Ta相 当于VAR与d.REFX的相位差(超前相位差)，第1、第2三态缓冲 器85、86输出的Ph1、Ph2是一起为H电平的期间，期间Tb相当于 d.REF与d.VARX的相位差(滞后相位差)，第1、第2三态缓冲器 85、86的输出Ph1、Ph2是一起为L电平的期间。

但是，从完全积分环路滤波器21向VCO14输出的控制电压Ec， 在期间Ta为用于减少振荡频率的控制电压，在期间Tb为用于增加振 荡频率的控制电压，Ta的积累期间与Tb的积累期间大致相等，因此 即使HDX的欠缺连续时，随用于补偿HDX欠缺的d.REFX而附加的 控制电压Ec的减少部分被随d.VARX附加的控制电压Ec的增加部分 抵消。因此，在HDX连续欠缺时，也能进行适当欠缺补偿，即使使 用具有非常宽的频率可变域的VCO14时，也能由VCO14的输出侧供 给稳定的CLK。因此，可以提高图象数字处理中的处理性能。

在上述第1实施例中，HDX的欠缺连续时，为了防止校正误差的 积累，在欠缺期间计量部分中设置计数从时钟发生电路输出的时钟的 升降计数器，并说明了在校正信号发生部分中设置译码器、1个时钟 延迟器和选择器的情况，但本发明不限于此，还可以利用设置连续欠 缺数范围，超越该范围时完全停止相位比较。

在上述第1实施例中，为了基准信号与比较信号的相位差在零附 近也能获得相位差与控制电压之间的良好线性，这样构成环路计数器， 使其也输出门控制信号(VARB)，但本发明不限于此，还可以利用 环路计数器作成与现有例同样，将VCO输出的时钟频率分频为1/N 并作为比较信号向相位比较器反馈的结构，而省略输出门控制信号的 结构。

在上述第1实施例中，为了完全平衡从运算放大器来的中间电压 的加法运算和减法运算的电压电平，使相位滞后来的引入响应与相位 超前来的引入响应相同，以具备运算放大器的完全积分环路滤波器构 成环路滤波器，但本发明不限于此，可以利用将与相位比较器输出信 号相对应的控制电压向VCO输出的结构。

在上述第1实施例中，为了防止第1、第2三态缓冲器的误动作， 在相位比较器的控制电路中，设置了延迟第1延迟器的输出信号为设 定时间Td2并向第1、第2和第3D-FF的复位端子输出的第2延迟 器，但本发明不限于此，也可以省略该第2延迟器，直接利用第1延 迟器的输出信号向第1、第2和第3D-FF的复位端子侧输出的结构。

在上述第1实施例中，为了提高特性，防止破坏供给三态缓冲器 的相位信息的后沿，已说明了由倒相器、或门、与门、“与非”门、 第4D-FF和延迟器构成控制电路的情况，但本发明不限于此，还可 以利用根据第1D-FF的Q输出的倒相信号与第3D-FF的Q输出之 间的“或”信号将第1、第2三态缓冲器控制成激活状态，同时根据 第1D-FF的Q输出与第2D-FF的Q输出之间的“与”信号将第1、 第2三态缓冲器控制成不激活状态的构成来作成控制电路。

在上述第1实施例中，为了使欠缺校正电路和相位比较器的结构 简单，已说明了以欠缺期间计量部分和校正信号发生部分作为主体构 成欠缺校正电路，以及以第1、第2、第3D-FF、第1、第2三态缓 冲器及控制电路构成相位比较器，但本发明不限于此，还可以利用欠 缺电路检测基准信号的欠缺并输出欠缺校正用的第1校正信号和用于 抵消比较信号与第1校正信号的相位差的第2校正信号，相位比较器 输出与对基准信号与比较信号进行比较的相位差相对应的信号、与比 较信号与第1校正信号的相位差相对应的信号、及与第1校正信号与 第2校正信号的相位差相对应的信号。

图15示出本发明的PLL电路的第2实施例，并且该图中与图1 和图5相同的部分标以相同符号。

图15中，122是相位比较器、该相位比较器122根据输入端子 10输入的基准信号REF(例如水平同步信号)、后述的比较信号VAR 及门控制信号Gc输出第1、第2相位差信号Ph1、Ph2，同时输出H 电平基准电压Hr、L电平基准电压Lr。21是完全积分环路滤波器， 该完全积分环路滤波器21根据第1、第2相位差信号Ph1、Ph2及H 电平基准电压Hr、L电平基准电压Lr，输出与相位差相对应的控制 电压。14是VCO，该VCO14向输出端子13输出与上述完全积分环 路滤波器21输出的控制电压相对应的频率时钟。126是环路计数器， 该环路计数器126将上述VCO14输出的时钟频率分频为1/N并作为 比较信号向上述相位比较器122反馈，同时把从上述VCO14输出的 时钟作成为1个脉冲宽度部分的门控制信号Gc并向上述相位比较器 122输出。

上述相位比较器122，如图16所示，是由第1、第2、第3D-FF128、 130、132，控制电路134，第1、第2、第3、第4三态缓冲器136、138、 140、142构成。

上述第1D-FF128在时钟端子输入的基准信号REF的上升沿(前 沿)取入数据端子输入的L电平电压(例如接地电压)，并作为Q1 输出予以存储。上述第2D-FF130在时钟端子输入的比较信号VAR 的上升沿取入数据端子输入的H电平电压(例如经上拉电阻由Vcc电 源供给的电压)，并作为Q2输出予以存储。上述第3D-FF132在时 钟端子输入的门控制信号Gc的上升沿进行工作，取入数据端子输入 的H电平电压，并作为Q3输出予以存储。

上述控制电路134是由将上述第1D-FF128的Q1输出倒相输出 的倒相器144、将该倒相器144的输出与Q3输出的或信号Dr输出的 或门146、将该倒相器144的输出与Q2输出的“与”信号倒相的信号 Na输出的“与非”门148、只延迟时间t1输出信号Na的第1延迟器 150、只延迟时间t2输出该第1延迟器150输出的第2延迟器152、 以及在上述或门146输出的信号Or的上升沿取入数据端子输入的H 电平电压，并作为Q4输出予以存储的第4D-FF154构成。

上述第1、第2三态缓冲器136、138，以上述第1、第2D-FF128、 130的Q1、Q2输出作为输入信号，以上述第4D-FF154的Q4输出 作为门控制信号，输出H、L电平和Hi-Z三个状态的第1、第2相 位差信号Ph1、Ph2。即，当门控制信号为H电平时，第1、第2相位 差信号Ph1、Ph2变成与输入信号H、L电平相对应的H、L电平， 当门控制信号为L电平时，第1、第2相位差信号Ph1、Ph2为Hi- Z。

向上述第3三态缓冲器140的输入侧供给H电平电压，上述第4 三态缓冲器142的输入侧接地，向上述第3、第4三态缓冲器140、142 的门极供给H电平电压，以及从上述第3、第4三态缓冲器140、142 输出侧输出H电平基准电压Hr和L电平基准电压Lr。

上述环路计数器126，如图17所示，是由计数从上述VCO14输 出的时钟的计数器158、当该计数器158的计数值与设定值一致时， 将上述时钟频率分频为1/N的比较信号VAR输出，同时将该比较信 号VAR向上述计数器158的复位端子输出的第1重合电路160、以及 该计数器158的计数值与设定值(N-1)一致时，将上述时钟频率分 频为1/N的门控制信号Gc输出(即将比较信号VAR提前1个时钟的 信号)的第2重合电路162而构成。

接着，用图6、图18～图20说明图15～图17的作用。

A：首先，说明基准信号REF与比较信号VAR的相位差大时的 作用。

(Ⅰ)如图18(a)、(b)所示，假定比较信号对基准信号REF 的相位超前约4个时钟部分。由环路计数器126向相位比较器122输 出的门控制信号Gc，如图18(c)所示，成为超前比较信号VAR的 相位1个时钟的信号。

(Ⅱ)相位比较器122的第1、第2、第3D-FF128、130、132 在图18(a)、(b)、(c)所示的REF、VAR、Gc的上升沿取入 数据端子的电压电平，并作为Q1、Q2、Q3输出予以存储，Q1输出 为L电平而且从Q2输出为H电平时起经过延迟时间(t1+t2)后使 第1D-FF128置位，第2、第3D-FF130、132被复位并返回初始状 态，而且第1、第2、第3D-FF128、130、132输出的Q1、Q2、Q3 输出成为图18(d)、(e)、(f)所示。

(Ⅲ)第4D-FF154在经或门146的Q3输出的上升沿，取入数 据端子的H电平电压并作为Q4输出予以存储，同时Q1输出为L电 平，而且从Q2输出为H电平时起经过t1时间后被复位并返回初始状 态，因而第4D-FF154的Q4输出成为图18(g)所示。即，与以2点 点划线表示门控制信号(Q4输出)为H电平的开始时期的现有例比 较大约可以提前1个时钟，同时使结束时期延后t1时间。

(Ⅳ)第1、第2三态缓冲器136、138在第4D-FF54的Q4输 出为H电平的期间成为激活状态，而在L电平期间成为不激活状态， 由于在激活状态下对应于所输入的Q1、Q2输出的H、L电平变成H、 L电平，并在不激活状态下变成Hi-Z，所以如图18的(h)、(i)所 示，第1三态缓冲器136输出的第1相位差信号Ph1变化为Hi-Z、H 电平、L电平、Hi-Z，第2三态缓冲器138输出的第2相位差信号Ph2 变化为Hi-Z、L电平、H电平、Hi-Z。

(Ⅴ)根据从相位比较器122来的第1、第2相位差信号Ph1、Ph2， 完全积分环路滤波器21输出与基准信号REF与比较信号VAR的相 位差相对应的控制电压。即，如图18(j)所示，当信号Ph1、Ph2为 Hi-Z时，或一方为H电平另一方为L电平时，向VCO14输出用于维 持振荡频率的控制信号(保持状态)，当信号Ph1、Ph2一起为H电 平(相位超前状态)时，则向VCO14输出用于减少振荡频率的控制 信号。

这时，供给完全积分环路滤波器21内的运算放大器30+输入侧 的电压是由相位比较器122供给的基准电压Hr、Lr的分压，基准电 压Hr、Lr相当于信号Ph1、Ph2的H、L电平，而且完全能使从运算 放大器30的中间电压(基准电压Hr、Lr的中间电压)来的加法运算 和减法运算平衡，并能同样进行相位滞后来的的引入响应和相位超前 来的引入响应。

(Ⅵ)并且，与上述(Ⅰ)相反，比较信号VAR对基准信号REF 的相位是滞后几个时钟部分时，与上述(Ⅰ)～(Ⅴ)说过的情况同 样，当从相位比较器122来的第1第2相位差信号Ph1、Ph2为Hi- Z时，或一方为H电平另一方为L电平时，完全积分环路滤波器21 向VCO14输出用于维持振荡频率的控制信号(保持状态)，当信号 Ph1、Ph2一起为L电平(相位滞后状态)时，向VCO14输出用于增 加振荡频率的控制信号。

(Ⅶ)所以，因信号传输延迟等在输入第1、第2三态缓冲器136、 138的相位信息(Q1、Q2输出)与门控制信号(Q4输出)之间即使 发生定时偏移，也能够防止输入到第1、第2三态缓冲器136、138的 相位信息前沿和后沿发生欠缺，并向VCO14输出与相位差相对应的 控制电压。

进而，象上述(Ⅱ)、(Ⅲ)中说过的那样，在使Q4输出为L 电平到将第1、第2三态缓冲器136、138变成不激活状态的t2时间后， 将第1D-FF128置位，把第2、第3D-FF130、132复位，因此能防 止第1、第2三态缓冲器136、138的误动作。

B：接着，用图19说明基准信号REF与比较信号VAR的相位差 在零附近时的作用。

(Ⅰ)如图19(a)、(b)所示，假定比较信号VAR对基准信 号REF的相位差只少许滞后。从环路计数器126向相位比较器122输 出的门控制信号Gc，如图19(c)所示，就是超前比较信号VAR的 相位1个时钟。

(Ⅱ)第4D-FF154在经或门146的Q3输出的上升沿，取入数 据端子的H电平电压并作为Q4输出予以存储，同时在从Q1输出为 L电平而且Q2输出为H电平时经过t1时间后使之复位并返回初始状 态，第4D-FF154的Q4输出如图19(d)所示。即，将门控制信号 (Q4输出)变成H电平的开始时期，比用2点点划线表示的现有例 要早来1个时钟，同时可使结束时期推迟t1时间。

(Ⅲ)第1、第2三态缓冲器136、138对应于第4D-FF154的 Q4输出的H电平、L电平而变成激活状态、不激活状态，在激活状 态下对应于Q1、Q2输出H、L电平变成相对应的H、L电平，在不 激活状态下为Hi-Z，因而如图19(e)、(f)所示，从第1三态缓 冲器136输出的第1相位差信号Ph1变化为Hi-Z、H电平、L电平、 Hi-Z，第2三态缓冲器138输出的第2相位差信号Ph2变化为Hi- Z、L电平、H电平、Hi-Z。

(Ⅳ)根据从相位比较器122来的第1、第2相位差信号Ph1、Ph2， 完全积分环路滤波器21输出与基准信号REF和比较信号VAR的相 位差相对应的控制电压。即，如图19所示，当信号Ph1、Ph2为Hi -Z时，或一方为H电平另一方为L电平时，向VCO14输出用于维 持振荡频率的控制信号(保持状态)，当信号Ph1、Ph2一起为L电 平(相位滞后状态)时，向VCO14输出用于增加振荡频率的控制信 号。

这时，供给完全积分环路滤波器21内的运算放大器30+输入侧 的电压是由相位比较器122供给的基准电压Hr、Lr的分压，基准电 压Hr、Lr相当于信号Ph1、Ph2的H、L电平，而且使从运算放大器 30的中间电压(基准电压Hr、Lr的中间电压)来的加法运算和减法 运算的电压电平完全平衡，并能同样进行相位滞后来的的引入响应和 相位超前来的引入响应。

(Ⅴ)并且，与上述(Ⅰ)相反，比较信号VAR对基准信号REF 的相位只少许超前时，与上述(Ⅰ)～(Ⅳ)说过的情况同样，当第 1第2相位差信号Ph1、Ph2为Hi-Z时，或一方为H电平另一方为 L电平时，完全积分环路滤波器21向VCO14输出用于维持振荡频率 的控制信号(保持状态)，当信号Ph1、Ph2一起为H电平(相位超 前状态)时，向VCO14输出用于减少振荡频率的控制信号。

(Ⅵ)所以，因信号传输延迟等在输入第1、第2三态缓冲器136、 138的相位信息(Q1、Q2输出)与门控制信号(Q4输出)之间即使 发生定时偏移，也能够防止输入到第1、第2三态缓冲器136、138的 相位信息前沿和后沿发生欠缺，并向VCO14输出与相位差相对应的 控制电压。

进而，象上述A的情况同样，因使Q4输出为L电平到将第1、 第2三态缓冲器136、138变成不激活状态，在t2时间后，将第1D- FF128置位，把第2、第3D-FF130、132复位，因此能防止第1、第 2三态缓冲器136、138的误动作。

C：从上述A、B可知，当基准信号与比较信号的相位差大时， 不言而喻，即使相位差在零附近时，因信号传输延迟等在输入第1、 第2三态缓冲器136、138的相位信息(Q1、Q2输出)与门控制信号 (Q4输出)之间即使发生定时偏移，也能够防止输入到第1、第2三 态缓冲器136、138的相位信息前沿和后沿发生欠缺，并向VCO14输 出与相位差相对应的控制电压，因此如图7所示，能够获得相位差与 控制电压之间特性良好的直线性，在使用具有非常宽的频率可变域的 VCO14的情况下也能提供稳定时钟，并能赋予提高数字图象处理的性能。

在上述第2实施例中，为了简化环路计数器和电路的构成，以计 数器和第1、第2一致电路构成环路计数器，并在环路计数器内包含 有门控制信号作成电路，但本发明不限于此，也可以利用与现有例同 样从VCO输出时钟的频率分频为1/N作为比较信号向相位比较器反 馈的结构作成环路计数器，并分别设置门控制信号作成电路的结构。

在上述第2实施例中，为了使从运算放大器30的中间电压来的加 法运算和减法运算的电压电平完全平衡，并同样进行相位滞后来的的 引入响应和相位超前来的引入响应，以具备运算放大器的完全积分环 路滤波器构成环路滤波器，但本发明不限于此，可以利用向VCO输 出与相位比较器输出的信号(例如第1、第2相位差信号(3个状态信 号))相对应的控制电压。

在上述第2实施例中，为了防止第1第2三态缓冲器的误动作， 所以在控制电路中设置有将第1延迟器的输出信号延迟时间设定为t2 再向第1D-FF的置位端子输出，同时向第2和第3D-FF的复位端 子输出的第2延迟器，但本发明不限于此，也可以利用省略该第2延 迟器，将第1延迟器的输出信号直接向第1D-FF的置位端子输出， 同时，向第2和第3D-FF的复位端子输出。

在上述第2实施例中，已说过了为了防止破坏供给三态缓冲器的 相位信息的后沿，由倒相器、或门、第4D-FF、“与非”门和第1 延迟器构成控制电路的情况，但本发明不限于此，还可以利用根据第 1D-FF的Q输出的倒相信号与第3D-FF的Q输出之间的“或”信 号将第1、第2三态缓冲器控制在激活状态，同时根据第1D-FF的Q 输出的倒相信号与第2D-FF的Q输出之间的“与”信号的倒相信号， 将第1、第2三态缓冲器控制在不激活状态的结构来作成控制电路。

在上述第2实施例中，已说过为使相位比较器的构成简单，由第 1、第2、第3D-FF，第1、第2三态缓冲器和控制电路构成相位比 较器，但本发明并不限于此，可以利用将基准信号与比较信号进行比 较输出与相位差相对应的信号的相位比较器，输出跟基准信号与比较 信号的相位差相对应的3个状态的信号，同时具备用门控制信号将其 控制在激活状态的三态缓冲器。

如上所述，为了数字处理TV信号、VTR信号等的信号，本发明 可以利用生成使用时钟(例如系统时钟)的PLL电路。适合于使用具 有非常宽的频率可变域的VCO的PLL电路。例如，在基准信号欠缺 时进行适当欠缺补偿，即使基准信号与比较信号的相位差是零附近的 情况下，也能从相位比较器向VCO输出与相位差相对应的正确相位 差信号，并生成稳定的时钟。