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反 铁电电容器 存储器单元

阅读：876发布：2020-05-13

专利汇可以提供反铁电电容器存储器单元专利检索，专利查询，专利分析的服务。并且本文描述了反铁电(AFE) 存储器单元以及对应的方法和装置。例如，在一些实施例中，本文公开的AFE存储器单元包括采用位于两个电容器电极之间的AFE材料的电容器。向这种电容器的一个电极施加电压允许提升另一电极处的电荷，其中，两个电极之间的AFE材料的非线性行为可以有利地彰显其本身，因为假设向第一电极施加给定电压，那么对于提升之前的所述电容器的第二电极上的电荷的不同值而言，在第二电极处的电荷提升的倍数可以是显著不同的。将第二电容器电极连接至存储器单元的存储节点可以允许提升存储节点上的电荷，使得所述存储器单元的不同逻辑状态变得更加清晰可辨，从而实现提高的保持时间。，下面是反铁电电容器存储器单元专利的具体信息内容。

权利要求

1.一种存储器单元，包括：
存储节点，其被配置为存储表示多个逻辑状态之一的电荷；
第一晶体管，其耦合至所述存储节点并且被配置为控制所述存储节点的充电或放电；
第二晶体管，其耦合至所述存储节点并且被配置为感测所述存储节点上的电荷；以及反铁电(AFE)电容器，其耦合至所述存储节点，所述AFE电容器包括第一电容器电极、第二电容器电极以及处于所述第一电容器电极和所述第二电容器电极之间的AFE材料。
2.根据权利要求1所述的存储器单元，其中，所述第一晶体管的栅极端子耦合至写入字线。
3.根据权利要求1所述的存储器单元，其中，所述第一晶体管的第一源极/漏极(S/D)端子耦合至所述存储节点。
4.根据权利要求3所述的存储器单元，其中，所述第一晶体管的第二S/D端子耦合至写入位线。
5.根据权利要求1-4中的任何一项所述的存储器单元，其中，所述第二晶体管的栅极端子耦合至所述存储节点。
6.根据权利要求1-4中的任何一项所述的存储器单元，其中，所述第二晶体管的第一源极/漏极(S/D)端子耦合至读取位线。
7.根据权利要求6所述的存储器单元，其中，所述第二晶体管的第二S/D端子耦合至负电源电压或者接地电源电压。
8.根据权利要求1-4中的任何一项所述的存储器单元，其中，所述第一电容器电极耦合至极板线。
9.根据权利要求1-4中的任何一项所述的存储器单元，其中，所述第二电容器电极耦合至所述存储节点。
10.根据权利要求9所述的存储器单元，其中，所述第二晶体管的栅极端子经由所述存储节点耦合至所述第二电容器电极。
11.根据权利要求1-4中的任何一项所述的存储器单元，其中，所述存储节点能够经由所述第一晶体管被编程。
12.根据权利要求1-4中的任何一项所述的存储器单元，其中，所述存储节点能够经由所述第二晶体管被读取。
13.根据权利要求1-4中的任何一项所述的存储器单元，其中，所述第一晶体管和所述第二晶体管的至少其中之一是非平面晶体管，其中，所述非平面晶体管的沟道材料的形状被设定为从基底延伸出来的鳍状物，并且所述非平面晶体管的栅极堆叠体包裹所述鳍状物的离所述基底最远的部分。
14.根据权利要求1-4中的任何一项所述的存储器单元，其中，所述AFE材料包括下述选项中的一者或多者：
包括铪和氧的材料，
包括铪、锆和氧的材料，
掺杂有硅、铝、钇、钆、锗、铅、锆、钛、锡、锶、镧或铌中的一者或多者的包括铪和氧的材料。
15.根据权利要求1-4中的任何一项所述的存储器单元，其中，所述AFE材料具有处于
0.5纳米和15纳米之间的厚度。
16.一种读取存储器单元的方法，所述存储器单元包括存储节点、读取晶体管和反铁电(AFE)电容器，所述AFE电容器包括处于第一电容器电极和第二电容器电极之间的AFE材料，所述方法包括：
驱动耦合至所述第一电容器电极的极板线(PL)，以引起耦合至所述第二电容器电极的所述存储节点上的电荷的增加；以及
接下来通过感测耦合至所述读取晶体管的第一源极/漏极(S/D)端子的读取位线(RBL)上的信号而读取所述存储器单元，以确定被编程在所述存储器单元上的逻辑状态，其中，所述存储节点耦合至所述读取晶体管的栅极端子。
17.根据权利要求16所述的方法，还包括：
在已经读取所述存储器单元之后，将所述存储器单元编程至在驱动所述PL以引起所述存储节点上的所述电荷的增加之前被编程在所述存储器单元上的所述逻辑状态。
18.根据权利要求17所述的方法，其中，所述存储器单元还包括写入晶体管，所述写入晶体管包括耦合至写入字线(WWL)的栅极端子、耦合至所述存储节点的第一S/D端子、以及耦合至写入位线(WBL)的第二S/D端子，并且其中，将所述存储器单元编程至所述逻辑状态包括：
驱动所述WWL以导通所述写入晶体管，以及
驱动所述WBL以将所述存储节点充电至对应于所述逻辑状态的电荷。
19.根据权利要求18所述的方法，其中，所述读取晶体管和所述写入晶体管的至少其中之一是非平面晶体管，其中，所述非平面晶体管的沟道材料的形状被设定为从基底延伸出来的鳍状物，并且所述非平面晶体管的栅极堆叠体包裹所述鳍状物的离所述基底最远的部分。
20.根据权利要求16-19中的任何一项所述的方法，其中，所述AFE材料包括下述选项中的一者或多者：
包括铪和氧的材料，
包括铪、锆和氧的材料，以及
掺杂有硅、铝、钇、钆、锗、铅、锆、钛、锡、锶、镧或铌中的一者或多者的包括铪和氧的材料。
21.一种设备，包括：
集成电路(IC)管芯，其包括存储器器件，所述存储器器件包括多个存储器单元，每个存储器单元包括：
被配置为存储表示多个逻辑状态之一的电荷的存储节点，以及
耦合至所述存储节点的反铁电(AFE)电容器，所述AFE电容器包括第一电容器电极、第二电容器电极以及处于所述第一电容器电极和所述第二电容器电极之间的AFE材料；以及耦合至所述IC管芯的其它IC元件。
22.根据权利要求21所述的设备，其中，所述其它IC元件是内插器、电路板、柔性板或封装衬底之一。
23.根据权利要求21或22所述的设备，其中，每个存储器单元还包括：
写入晶体管，其耦合至所述存储节点并且被配置为控制所述存储节点的充电或放电，以及
读取晶体管，其耦合至所述存储节点并且被配置为在已经通过向所述AFE电容器施加电压而增强所述存储节点上的电荷之后感测所述电荷。
24.一种计算装置，包括：
电路板；
耦合至所述电路板的处理器件；以及
耦合至所述处理器件的存储器器件，其中，所述存储器器件包括被布置成阵列的多个存储器单元，每个存储器单元包括：
存储节点，其被配置为存储表示多个逻辑状态之一的电荷；以及
耦合至所述存储节点的反铁电(AFE)电容器，所述AFE电容器包括第一电容器电极、第二电容器电极以及处于所述第一电容器电极和所述第二电容器电极之间的AFE材料。
25.根据权利要求24所述的计算装置，其中，每个存储器单元还包括：
第一晶体管，其耦合至所述存储节点并且被配置为控制所述存储节点的充电或放电；
以及
第二晶体管，其耦合至所述存储节点并且被配置为感测所述存储节点上的电荷。

说明书全文

反铁电电容器 存储器单元

背景技术

[0001] 嵌入式存储器用于很多不同的计算机产品中。一种类型的嵌入式存储器是嵌入式动态随机存取存储器(嵌入式DRAM或E-DRAM)，其是集成在专用集成电路或微处理器的同一管芯或多芯片模块上的DRAM。提高的保持时间和提高的性能以及关于尺寸缩放方面的改进对于E-DRAM而言是期望的属性。附图说明

[0002] 通过以下具体实施方式并结合附图能够容易地理解实施例。为了便于说明，类似的附图标记表示类似的结构元件。在附图的图中，通过示例方式而非限制方式示出了实施例。

[0003] 图1是根据本公开的一些实施例的两个晶体管和一个反铁电(AFE)电容器(2T-1AFE-CAP)存储器单元的示意图。

[0004] 图2是根据本公开的一些实施例的可以用于2T-1AFE-CAP存储器单元中的示例性晶体管的透视图。

[0005] 图3是根据本公开的一些实施例的实施图2所示的晶体管的2T-1AFE-CAP存储器单元的示例性布置的截面侧视图。

[0006] 图4是根据本公开的一些实施例的按阵列布置的多个2T-1AFE-CAP存储器单元的示意图。

[0007] 图5是根据本公开的各种实施例的用于读取AFE-CAP存储器单元的示例性方法的流程图。

[0008] 图6是根据本公开的一些实施例的2T-1AFE-CAP存储器单元中的改善的读取信号和保持的图示。

[0009] 图7是根据本公开的各种实施例的用于对AFE-CAP存储器单元编程的示例性方法的流程图。

[0010] 图8示出了可以存储在AFE电容器中的电荷与存储在标准电容器中的电荷的对比。

[0011] 图9是根据本公开的各种实施例的用于制造AFE-CAP存储器单元的示例性方法的流程图。

[0012] 图10A和图10B是包括根据本文公开的实施例中的任何实施例的一个或多个AFE-CAP存储器单元的晶片和管芯的顶视图。

[0013] 图11是可以包括根据本文公开的实施例中的任何实施例的一个或多个AFE-CAP存储器单元的集成电路(IC)装置的截面侧视图。

[0014] 图12是可以包括根据本文公开的实施例中的任何实施例的一个或多个AFE-CAP存储器单元的IC装置组件的截面侧视图。

[0015] 图13是可以包括根据本文公开的实施例中的任何实施例的一个或多个AFE-CAP存储器单元的示例性计算装置的方框图。

具体实施方式

[0016] 概述

[0017] 存储器单元的性能可以取决于很多因素。一个因素是单元的保持时间，其是指单元能够保持其内的电荷(即，在所谓的“存储节点”中)以使得在单元被读取时，存储节点上的电荷仍然被感测放大器正确解释的最低时间量。例如，具有256毫秒(ms)的保持时间的存储器单元能够使存储节点中的正确信息保持至少256ms。

[0018] 存储器单元的存储节点上的电荷可以用于表示单元能够具有的有限数量的逻辑状态之一，例如，逻辑状态“1”和“0”，每个状态由单元的存储节点上的不同电荷(或者电荷范围)来表示。换言之，存储节点上的电荷表示由单元存储的按照逻辑状态编码的信息。提高单元的保持时间是期望的，因为其提高了信息能够被保存的时间。

[0019] 由于各种挑战的原因，提高嵌入式存储器单元(例如，E-DRAM存储器单元)的保持时间并不简单。一项挑战源自于嵌入式单元中可能包含的各种晶体管的固有晶体管泄漏。另一项挑战是单元的电容器可以存储的有限电压量。用于提高嵌入式存储器单元的保持时间的一些先前解决方案包括实施各种技术以减小晶体管泄漏以及集成更大的电容器。

[0020] 本文描述了反铁电(AFE)存储器单元以及对应的方法和装置。“AFE存储器单元”是指采用AFE材料的存储器单元。AFE材料是能够呈现出这样一种状态的材料，在该状态中，来自材料中的离子和电子的电偶极子可以形成充分有序(例如，基本上是结晶的)的阵列，并且相邻偶极子被定向在相反(反平行)方向上(即，每个取向的偶极子可以形成互相贯通的子晶格，其有些类似于棋盘图案)。这可以与铁电(FE)材料形成对照，铁电材料可以呈现出所有的偶极子均指向同一方向的状态。在一些方面中，本文公开的AFE存储器单元至少包括在两个电容器电极之间采用AFE材料的电容器(在本文中又被称为“AFE电容器”)(即，AFE材料被包括在将AFE电容器的两个电极隔开的电介质介质中，或者形成该电介质介质的至少部分)。向AFE电容器的一个电极施加电压允许提升(即，提高/增强)AFE电容器的另一电极处的电荷，其中，两个电极之间的AFE材料的非线性行为可能有利地彰显其本身，对于施加到第一电极的给定电压，对于所述电容器的第二电极处在提升之前的不同电荷值，在该电极处提升电荷的系数可以是显著不同的。将第二电容器电极连接至存储器单元的存储节点则可以允许提升存储节点上的电荷，使得不同的逻辑状态(由存储节点上的不同电荷表示)变得更加清晰可辨，这样可以有利地提高存储器单元的保持时间。

[0021] 本文公开的一种示例性AFE存储器单元可以包括如上文所述的一个AFE电容器以及一个存取晶体管(其也可以被称为“写入晶体管”)和一个读取晶体管，并且因此可以被称为“2T-1AFE-CAP存储器单元”。存取晶体管、读取晶体管和AFE电容器中的每者可以耦合至存储节点。存取晶体管可以被配置为控制存储节点的充电或放电(即，存取晶体管用于对存储器单元编程或者对其写入)，而读取晶体管可以被配置为感测存储节点上的电荷(即，读取晶体管是用于读取存储器单元的读取晶体管)。

[0022] 本文描述的存储器单元可以实现很多优点中的一者或多者。如上所述，AFE电容器中的AFE材料的非线性行为可以有助于提高保持时间。与其它存储器单元相比，可以提高器件缩放能力。在一些实施方式中，可以提高存储器阵列中的存储器单元的密度(例如，在使用非平面晶体管架构实施存储器单元的晶体管时)。此外，与需要极低泄漏晶体管的嵌入式存储器相比，所提出的架构允许使存取晶体管泄漏的影响最小化，从而有利地允许放松关于该泄漏的要求。因此，本文提出的存储器单元尤其可以与极短栅极长度技术节点兼容。其它技术效果根据此处描述的各种实施例而将变得显而易见。

[0023] 尽管参考2T-1AFE-CAP存储器单元描述了AFE存储器单元布置，但是本公开的实施例并非只能用于该特定布置，并且通常可以在其它类型的存储器单元中使用AFE电容器在读取操作之前提升存储节点电压，如本文所述。此外，尽管本文描述的AFE存储器单元布置可以尤其有利于实施E-DRAM存储器，但是本公开的实施例不仅仅局限于E-DRAM实施方式。通常，可以在与IC相关联的一个或多个部件中和/或在各种这种部件之间实施本文描述的AFE存储器单元布置。在各种实施例中，与IC相关联的部件包括(例如)晶体管、二极管、电源、电阻器、电容器、电感器、传感器、收发器、接收器、天线等。与IC相关联的部件可以包括安装在IC上的那些部件或者连接至IC的那些部件。IC可以是模拟的或者数字的，并且可以用于很多应用中，例如，微处理器、光电部件、逻辑块、音频放大器等，具体取决于与IC相关联的部件。IC可以被用作芯片组的部分，以用于执行计算机中的一种或多种相关功能。

[0024] 出于解释的目的，阐述了具体的数字、材料和配置，以提供对例示性实施方式的透彻理解。然而，对于本领域技术人员而言显然可以在没有这些具体细节的情况下实践本公开，或/和可以仅借助于所描述的方面中的一些方面实践本公开。在其它实例中，省略或简化了公知的特征，以便避免使例示性实施方式难以理解。

[0025] 在下面的具体实施方式中，将参考形成了其部分的附图，并且在附图中，以举例说明的方式示出了可以实践的实施例。附图未必是按比例绘制的。例如，为了使各个层、结构和区域清楚，可能放大了一些层的厚度。此外，尽管可能利用精确的直角和直线绘制了示出示例性器件的各种结构/组件的附图，但是现实世界的工艺限制可能妨碍准确地按照图示实施器件。因此，应当理解，这种附图要被修正以反映示例性的现实世界工艺限制，因为特征可能不具有精确的直角和直线，但是其仍然处于本公开的范围内。通过这种方式受到修正的附图可以对现实世界结构/组件更具代表性，可以利用各种表征工具(例如，扫描电子显微镜(SEM)或透射电子显微镜(TEM))在图像上看到这种结构/组件。此外，所呈现的附图的各种结构/组件可能还包括可能的加工缺陷，例如，拐角的圆化、层/线的下垂、无意中导致的缝隙和/或间断、无意中导致的不平坦表面和体积等，尽管这种可能的加工缺陷可能并未具体在附图中示出。应当理解，可以采用其它实施例，并且可以对附图和描述做出结构或逻辑改变，而不脱离本公开的范围。因此，不应从限定的意义上考虑下述具体实施方式。

[0026] 可以按照对理解所主张保护的主题最有帮助的方式将各项操作依次描述为多个分立的动作或者操作。然而，不应将描述的顺序理解为暗示这些操作必然是顺序相关的。具体而言，可以不按照呈现的顺序执行这些操作。可以按照不同于所描述的实施例的顺序执行所描述的操作。可以执行各种附加操作和/或可以在附加实施例中省略所描述的操作。

[0027] 出于本公开的目的，短语“A和/或B”是指(A)、(B)或者(A和B)。出于本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或者(A、B和C)。在参考测量范围使用时，术语“在……之间”包括测量范围的端值。“一”和“所述”的含义包括复数个引述对象。“在……中”的含义包括“在……中”和“在……上”。

[0028] 描述使用了短语“在实施例中”，其可以指相同或不同实施例中的一个或多个实施例。此外，相对于本公开的实施例使用的术语“包括”、“包含”、“具有”等是同义的。本公开可以使用基于透视的描述，例如，“上方”、“下方”、“顶部”、“底部”、“侧面”；这种描述用于方便讨论，而并非意在限制所公开的实施例的应用。此外，在本公开中陈述任何部分(例如，层、膜、区域、或极板)以任何方式置于另一部分上或之上(例如，置于……上/之上，提供于……上/之上，位于……上/之上，设置于……上/之上，形成于……上/之上等)是指所引述部分与另一部分接触，或者所引述部分处于另一部分上方且有一个或多个中间部分位于其间。另一方面，陈述任何部分与另一部分接触是指在两个部分之间没有中间部分。

[0029] 术语“基本上”、“接近”、“大致”、“近于”和“大约”通常是指处于目标值的+/-20％内。除非另行指出，否则使用序数形容词“第一”、“第二”、“第三”等描述共同对象仅指示正在引述类似对象的不同实例，而不是暗指所描述的对象必须在时间或空间上采用给定序列，或采用排序或任何其它方式。

[0030] 此外，可以使用本领域技术人员常用的术语描述例示性实施方式的各个方面，从而将其工作的实质传达给本领域其他技术人员。例如，如本文所用，存储器单元的“逻辑状态”是指所述单元能够具有的有限数量的状态之一，例如，逻辑状态“1”或“0”，每一状态由所述单元的至少一个特征的不同值(例如，由存储在存储节点中的电荷的不同值)表示。在另一个示例中，如本文所用，“读取”和“写入”存储器存取或操作分别是指确定/感测存储器单元的逻辑状态以及对存储器单元的逻辑状态进行编程/设置。在其它示例中，术语“位单元”或简单的“单元”可以与术语“存储器单元”互换使用，并且术语“AFE材料”可以用于涵盖使用几种不同AFE材料的实施例。再者，如本文所用，术语“连接”可以指被连接的事物之间的直接电或磁连接，而没有任何中间器件，而术语“耦合”可以指被连接的事物之间的直接电或磁连接，或者可以指通过一个或多个无源或有源中间器件进行的间接连接。术语“电路”可以指被布置为相互协作以提供预期功能的一个或多个无源和/或有源部件。在又一示例中，“高k电介质”是指具有比氧化硅高的介电常数(k)的材料。术语“氧化物”、“碳化物”、“氮化物”等是指分别含有氧、碳、氮等的化合物。

[0031] 示例性存储器单元

[0032] 图1是根据本公开的一些实施例的2T-1AFE-CAP存储器单元100的示意图。如所示，2T-1AFE-CAP单元100可以包括第一晶体管102、第二晶体管104和AFE电容器106，它们每者可以耦合至存储节点(SN)108。

[0033] 晶体管102、104中的每者具有在图1的示例中分别被指示为端子G、S、D的栅极端子、源极端子和漏极端子。然而，通常已知，源极端子和漏极端子在晶体管中是可互换的。因此，尽管图1的示例示出了采用对应的字母S和D指示的源极端子和漏极端子的特定布置，但是在其它实施例中，与图1所示的相比，存储器单元100的晶体管102、104之一或两者的源极和漏极端子可以互换。晶体管的源极和漏极端子在下文中有时被称为“晶体管端子对”或者“源极/漏极(S/D)端子”。

[0034] 第一晶体管102可以被配置为控制存储节点108的充电或放电。由于存储节点108上的电荷转化成存储器单元100的某一逻辑状态(即，存储节点108上的电荷表示存储器单元100存储的信息)，第一晶体管102是可以用于对存储器单元100编程或向其写入的晶体管，即，晶体管102是存取/写入晶体管。为此，如图1所示，在2T-1AFE-CAP单元100中，第一晶体管102的栅极端子耦合至写入字线(WWL)，第一晶体管102的S/D端子之一(例如，源极端子)耦合至写入位线(WBL)，并且第一晶体管102的S/D端子中的另一端子(例如，漏极端子)耦合至存储节点108。

[0035] 第二晶体管104可以被配置为感测存储节点108上的电荷，以确定存储器单元100的逻辑状态，即，第二晶体管104是用于读取存储器单元100的读取晶体管。为此，如图1所示，在2T-1AFE-CAP单元100中，第二晶体管104的栅极端子耦合至存储节点108，第二晶体管104的S/D端子之一(例如，漏极端子)耦合至读取位线(RBL)，并且第二晶体管104的S/D端子中的另一端子(例如，源极端子)耦合至电源电压VSS，例如，耦合至存储器单元100的最负电源电压。

[0036] AFE电容器106可以包括通过电介质介质隔开的第一和第二电容器电极。AFE电容器106包括AFE材料(例如，一种或多种不同的AFE材料)，替代常规电介质(即，非AFE)电容器中使用的普通电介质材料。AFE电容器106的第一电容器电极可以耦合至极板线(PL)，而AFE电容器106的第二电容器电极可以耦合至存储节点108。因而，AFE电容器106的第二电容器电极经由存储节点108耦合至第二晶体管104的栅极端子(即，存储节点108是可经由第二晶体管104读取的)。类似地，第一晶体管102的第一S/D端子经由存储节点108耦合至AFE电容器106的第二电容器电极(即，存储节点是可经由第一晶体管102编程的)。

[0037] AFE电容器106的电介质介质中包括的AFE材料可以包括即使在薄尺寸(如经缩放的集成部件中通常使用的，如此处例示的那些)上仍然表现出充分的AFE行为的一种或多种材料。现时已知的这种材料的一些示例包括：包括铪(Hf)和氧(O)的材料(例如，氧化铪)、包括Hf、O和锆(Zr)的材料(例如，氧化铪锆(HfZrO)，又称为HZO)、以及掺杂有硅(Si)、铝(Al)、钇(Y)、钆(Gd)、锗(Ge)、铅(Pb)、锆(Zr)、钛(Ti)、锡(Sn)、锶(Sr)、镧(La)或铌(Nb)中的一者或多者的氧化铪。例如，在各种实施例中，AFE电容器106的AFE材料可以包括氧化铪、氧化铪锆、氧化锆、掺杂有Si、Al、Y、Gd、Ge的掺杂氧化铪、锆酸铅、(Pb,Ba)ZrO3、(Pb,Sr)ZrO3、(Pb,La)(Zr1-yTiy)O3、(Pb0.97La0.02)(Zr,Sn,Ti)O3和Pb0.99(Zr,Sn,Ti)O0.98Nb0.02O3中的一者或多者。然而，在其它实施例中，在薄尺度上表现出AFE行为的任何其它材料可以用作电容器106的AFE材料，并且仍然处于本公开的范围内。AFE电容器106的AFE材料可以具有厚度，其为在(例如)图3所示的参考坐标系x-y-z的z轴方向上测量的尺寸，在一些实施例中，所述厚度处于0.5纳米和15纳米之间，包括其中的所有值和范围(例如，处于1纳米和10纳米之间，或者处于1纳米和5纳米之间)。

[0038] 在各种实施例中，第一和第二晶体管102、104中的每者可以是包括漏极端子、源极端子和栅极端子的任何金属氧化物半导体(MOS)晶体管。下文将参考场效应晶体管(FET)解释本公开的实施例。然而，在其它实施例中，可以使用其它晶体管，例如，双极结型晶体管(BJT PNP/NPN)、BiCMOS、CMOS、eFET等，而不脱离本公开的范围。此外，在各种实施例中，本文描述的存取晶体管可以具有适用于特定实施方式的平面或非平面架构。最近，具有非平面架构的晶体管(例如，FinFET晶体管和栅极全包围晶体管)作为对具有平面架构的晶体管的有前景的替代方案已经得到了广泛的探索。下文解释本公开的一些实施例，并参考第一和第二晶体管102、104(其为FinFET)对实施例进行例示。然而，在其它实施例中，第一和第二晶体管102、104之一或两者可以被实施为除FinFET以外的非平面晶体管，例如，栅极全包围晶体管，或者可以被实施为平面晶体管，例如，单栅极或双栅极平面晶体管，这些情况全部处于本公开的范围内。

[0039] 类似地，在各种实施例中，可以使用任何适当的电容器架构(例如，平行板电容器)实施AFE电容器106。在一些实施例中，AFE电容器106可以具有三维几何结构，例如，可以是圆柱形电容器或者矩形棱柱电容器(有可能具有圆化拐角)。

[0040] 此外，尽管AFE存储器单元的实施例是参考2T-1AFE-CAP存储器单元(例如，如图1所示)描述的，但是在其它实施例中，采用AFE电容器的任何其它存储器架构都处于本公开的范围内，所述AFE电容器连接至存储节点并且被配置为作为存储节点的读取操作的一部分而增强存储节点上的电压/电荷(由于AFE电容器的AFE材料的非线性行为)。例如，在一些实施例中，2T-1AFE电路的晶体管104可以与附加的(即，第三)晶体管耦合。在一些实施例中，这种附加晶体管可以具有与RWL连接的栅极。在一些实施例中，这种附加晶体管可以具有耦合至晶体管104的源极的漏极以及耦合至VSS的源极。在其它实施例中，这种附加晶体管可以具有耦合至RBL的漏极以及耦合至晶体管104的漏极的源极。在这些实施例中，附加晶体管可以用来进一步减小流过不活动的读取字线上的单元的泄漏电流。

[0041] 示例性FinFET

[0042] FinFET是指具有非平面架构的晶体管，在所述架构中由一种或多种半导体材料形成的鳍状物背离基底延伸。最接近基底的鳍状物部分可以被晶体管电介质材料包围。这种电介质材料(典型是氧化物)通常被称为“浅沟槽隔离”(STI)，并且被STI包围的鳍状物部分典型地被称为“子鳍状物部分”或者简称为“子鳍状物”。至少包括一层栅极电极金属和一层栅极电介质的栅极堆叠体可以被提供在鳍状物的其余上部(即，STI上方且未被STI包围的部分)的顶部和侧面之上，因而包裹鳍状物的最上部分。栅极堆叠体包裹的鳍状物部分之下的鳍状物部分可以被称为鳍状物的“沟道部分”，并且是鳍状物的有源区的部分。源极区和漏极区被提供在栅极堆叠体的任一侧上，从而分别形成了晶体管的源极和漏极。

[0043] FinFET可以被实施为“三栅极晶体管”，其中，名称“三栅极”源自于这种晶体管在使用中可以在鳍状物的三“侧”上形成导电沟道的事实。FinFET有可能相对于单栅极晶体管和双栅极晶体管提高性能。

[0044] 图2是根据本公开的一些实施例的可以被用作2T-1AFE-CAP存储器单元100中的第一晶体管102或/和第二晶体管104的示例性FinFET 200的透视图。需注意，图2所示的FinFET 200意在示出其中的部件中的一些部件的相对布置，并且FinFET 200或其部分可以包括未示出的其它部件(例如，任何其它材料，例如，围绕FinFET 200的栅极堆叠体的间隔体材料；通往FinFET 200的源极和漏极的电接触部；等等)。

[0045] 如所示，FinFET 200可以包括基底202、鳍状物204、包围鳍状物204的子鳍状物部分的晶体管电介质材料206以及包括栅极电介质210(其可能包括一种或多种栅极电介质材料的堆叠体)和栅极电极材料212(其可能包括一种或多种栅极电极材料的堆叠体)的栅极堆叠体208。图2进一步指示了FinFET 200的S/D区(通常又称为“扩散区”)214和216。

[0046] 通常，本公开的实施方式可以在衬底上形成或实施，所述衬底例如是由包括(例如)N型材料系或P型材料系的半导体材料系构成的半导体衬底。在一种实施方式中，半导体衬底可以是使用体硅或者绝缘体上硅子结构形成的晶体衬底。在其它实施方式中，半导体衬底可以是使用替代材料(可以与硅结合，也可以不与硅结合)形成的，所述材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或者III-V族材料、II-VI族材料或IV族材料的其它组合。尽管这里描述了可以形成衬底的材料的几个示例，但是可以充当实施本文所述的AFE存储器单元中的任何AFE存储器单元的半导体器件的构建基础的任何材料都落在本公开的精神和范围内。在各种实施例中，基底202可以包括任何这种衬底材料，其提供用于形成FinFET 200或者(通常)本文描述的任何AFE存储器单元(例如，2T-1AFE-CAP存储器单元100)的适当表面。

[0047] 如图2所示，鳍状物204可以从基底202延伸出来，并且可以基本上垂直于基底202。鳍状物204可以包括一种或多种半导体材料，例如，半导体材料的堆叠体，使得鳍状物的最上部(即，鳍状物204的被栅极堆叠体208包围的部分)可以充当FinFET 200的沟道区。

[0048] 晶体管电介质材料206形成了包围鳍状物204的侧面的STI。鳍状物204的被STI 206包围的部分形成了子鳍状物。在各种实施例中，STI材料206可以是低k或高k电介质，其包括但不限于诸如铪、硅、氧、氮、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在STI材料206中使用的电介质材料的其它示例可以包括但不限于氮化硅、氧化硅、二氧化硅、碳化硅、掺碳氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅钪钽、以及铌酸铅锌。

[0049] 在鳍状物204的子鳍状物部分上方，栅极堆叠体208可以如图2所示包裹鳍状物204，其中，鳍状物204的沟道部分对应于鳍状物204的被栅极堆叠体208包裹的部分。具体而言，栅极电介质210可以包裹鳍状物204的最上部分，并且栅极电极材料212可以包裹栅极电介质210。鳍状物204的沟道部分和子鳍状物部分之间的界面位于接近栅极电极212结束的位置。

[0050] 栅极电极材料212可以包括至少一种P型功函数金属或者N型功函数金属，取决于FinFET 200是P型金属氧化物半导体(PMOS)晶体管还是N型金属氧化物半导体(NMOS)晶体管(在FinFET 200是PMOS晶体管时使用P型功函数金属作为栅极电极212，并且在FinFET 200是NMOS晶体管时使用N型功函数金属作为栅极电极212)。对于PMOS晶体管而言，可以用于栅极电极材料212的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。对于NMOS晶体管而言，可以用于栅极电极材料212的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。在一些实施例中，栅极电极材料212可以包括两种或更多种材料(例如，金属，层)的堆叠体。在栅极电极材料212旁边可以包括其它层以用于其它目的，例如以充当扩散阻挡层或/和粘附层。

[0051] 在一些实施例中，栅极电介质210可以包括一种或多种高k电介质，其包括本文参考STI材料206讨论的材料中的任何材料。在一些实施例中，可以在FinFET 200的制造期间对栅极电介质210执行退火工艺，以提高栅极电介质210的质量。栅极电介质210可以具有厚度，其为在鳍状物204的侧壁上在y轴方向上测量的尺寸以及在鳍状物204的顶部上在z轴方向上测量的尺寸(y轴和z轴是图2所示的参考坐标系x-y-z的不同轴)，所述厚度在一些实施例中可以处于0.5纳米和3纳米之间，包括其中的所有值和范围(例如，2纳米和3纳米之间或者2纳米和2纳米之间)。在一些实施例中，栅极堆叠体208可以被栅极间隔体(图2中未示出)围绕。栅极间隔体被配置为在不同FinFET 200的栅极堆叠体208之间提供间隔，并且通常由低k电介质材料制成。

[0052] 在一些实施例中，鳍状物204可以由例如包括N型或者P型材料系的半导体材料系构成。在一些实施例中，鳍状物204可以包括高迁移率氧化物半导体材料，例如氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化镓、氮氧化钛、氧化钌或者氧化钨。在一些实施例中，鳍状物204可以包括半导体材料的组合，其中，一种半导体材料用于沟道部分，并且另一种材料(有时被称为“阻塞材料”)用于鳍状物204的子鳍状物部分的至少部分。在一些实施例中，鳍状物204的子鳍状物部分和沟道部分均由单晶半导体(例如，Si或Ge)形成。在第一实施例中，鳍状物204的子鳍状物和沟道部分均由化合物半导体形成，所述化合物半导体具有来自周期表的III族的至少一种元素(例如，Al、Ga、In)的第一子晶格和来自周期表的V族的至少一种元素(例如，P、As、Sb)的第二子晶格。子鳍状物可以是二元、三元或者四元III-V化合物半导体，其为来自周期表的III族和V族的两种、三种、或甚至四种元素的合金，所述元素包括硼、铝、因、镓、氮、砷、磷、锑和铋。

[0053] 对于示例性N型晶体管实施例(即，对于其中FinFET 200为N型晶体管的实施例)，鳍状物204的沟道部分可以有利地包括具有高电子迁移率的III-V材料，例如但不限于InGaAs、InP、InSb和InAs。对于一些这种实施例，鳍状物204的沟道部分可以是三元III-V合金，例如InGaAs、GaAsSb、InAsP或InPSb。对于一些InxGa1-xAs鳍状物实施例，In含量(x)可以处于0.6和0.9之间，并且可以有利地至少为0.7(In0.7Ga0.3As)。在一些具有高迁移率的实施例中，鳍状物204的沟道部分可以是本征III-V材料，即，没有故意掺杂有任何电活性杂质的III-V半导体材料。在替代实施例中，在鳍状物204的沟道部分内可以存在标称杂质掺杂剂水平，以(例如)进一步精细调节阈值电压Vt，或者提供HALO口袋注入，等等。然而，即使对于杂质掺杂的实施例，鳍状物204的沟道部分内的杂质掺杂剂水平是相对较低的，例如，低于每立方厘米(cm-3)1015个掺杂剂原子，并且有利地低于1013cm-3。鳍状物204的子鳍状物部分可以是相对于沟道部分具有能带偏移(例如，对于N型器件，导带偏移)的III-V材料。示例性材料包括但不限于GaAs、GaSb、GaAsSb、Gap、InAlAs、GaAsSb、AlAs、AlP、AlSb和AlGaAs。在鳍状物204的沟道部分为InGaAs的FinFET 200的一些N型晶体管实施例中，子鳍状物可以是GaAs，并且还可以利用杂质(例如，P型)将子鳍状物的至少部分掺杂到高于沟道部分的杂质水平。在替代的异质结实施例中，鳍状物204的子鳍状物和沟道部分均是IV族半导体(例如，Si、Ge、SiGe)。鳍状物204的子鳍状物可以是第一元素半导体(例如，Si或Ge)或者第一SiGe合金(例如，具有宽带隙)。

[0054] 对于示例性P型晶体管实施例(即，对于FinFET 200为P型晶体管的实施例)，鳍状物204的沟道部分可以有利地是具有高空穴迁移率的IV族材料，例如但不限于Ge或富Ge的SiGe合金。对于一些示例性实施例，鳍状物204的沟道部分具有的Ge含量处于0.6和0.9之间，并且有利地至少为0.7。在具有最高迁移率的一些实施例中，沟道部分为本征III-V(或者对于P型器件，为IV)材料，并且并未有意掺杂有任何电活性杂质。在替代实施例中，在鳍状物204的沟道部分内可以存在一种或多种标称杂质掺杂剂水平，以(例如)进一步设置阈值电压Vt，或者提供HALO口袋注入，等等。然而，即使对于杂质掺杂的实施例，沟道部分内的15 -3 13 -3
杂质掺杂剂水平也是相对较低的，例如，低于10 cm ，并且有利地低于10 cm 。鳍状物204的子鳍状物可以是相对于沟道部分具有能带偏移(例如，对于P型器件，为价带偏移)的IV族材料。示例性材料包括但不限于Si或者富Si的SiGe。在一些P型晶体管实施例中，鳍状物204的子鳍状物为Si，并且还可以利用杂质(例如，N型)将子鳍状物的至少部分掺杂到高于沟道部分的杂质水平。

[0055] 鳍状物204可以包括处于栅极堆叠体208的任一侧上的源极区214和漏极区216(它们可以互换)，如图2所示，从而实现晶体管。为每个MOS晶体管的栅极堆叠体形成源极区和漏极区，这是本领域公知的。尽管在图2中未具体示出，但是FinFET 200还可以包括由一种或多种导电材料形成的源极电极和漏极电极，以用于分别提供通往源极区214和漏极区216的电连接。FinFET 200的S/D区(有时可互换地称为“扩散区”)是掺杂半导体的区域，例如，掺杂沟道材料的区域，以便为晶体管沟道供应电荷载流子。S/D区往往利用例如大约1·1021cm-3的掺杂剂浓度被高掺杂，以便有利地与相应的S/D电极形成欧姆接触，尽管这些区域也可以具有较低掺杂剂浓度，并且在一些实施方式中可以形成肖特基接触部。不管确切的掺杂水平如何，S/D区214、216都是具有比其它区域高的掺杂剂浓度(例如，比源极区214和漏极区216之间的区域中的掺杂剂浓度高)的区域，并且因此可以被称为“高掺杂”(HD)区。在一些实施例中，源极区和漏极区通常可以使用注入/扩散工艺或者使用蚀刻/沉积工艺形成。在前一种工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到鳍状物204中，以形成源极区和漏极区。离子注入工艺之后典型地是退火工艺，其激活了掺杂剂，并使其进一步扩散到鳍状物204中。在离子注入工艺中，可以首先对鳍状物堆叠体204进行蚀刻，以在源极区和漏极区的位置处形成凹陷。之后，可以实施外延沉积工艺，以利用用于制作源极区和漏极区的材料填充所述凹陷。在一些实施方式中，源极区和漏极区可以是使用诸如硅锗或者碳化硅的硅合金制作的。在一些实施方式中，可以利用诸如硼、砷或磷的掺杂剂对外延沉积的硅合金进行原位掺杂。在其它实施例中，可以使用一种或多种替代的半导体材料(例如，锗或者III-V族材料或合金)形成源极区和漏极区。尽管在图2的透视图中没有具体示出，但是在其它实施例中，通常使用金属和/或金属合金的一层或多层形成源极接触部和漏极接触部。

[0056] FinFET 200可以具有栅极长度(即，源极区214和漏极区216之间的距离)，该长度是在图2所示的示例性参考坐标系x-y-z的x轴方向上测量的尺寸，在一些实施例中，所述长度处于5纳米和40纳米之间，包括其中的所有值和范围(例如，处于22纳米和35纳米之间，或者处于20纳米和30纳米之间)。鳍状物204可以具有厚度，其为在图2所示的参考坐标系x-y-z的y轴方向上测量的尺寸，在一些实施例中，所述厚度处于5纳米和30纳米之间，包括其中的所有值和范围(例如，处于7纳米和20纳米之间，或者处于20纳米和25纳米之间)。鳍状物204可以具有高度，其为在图2所示的参考坐标系x-y-z的z轴方向上测量的尺寸，在一些实施例中，所述高度处于30纳米和350纳米之间，包括其中的所有值和范围(例如，处于30纳米和200纳米之间，处于75纳米和250纳米之间，或者处于250纳米和300纳米之间)。

[0057] 尽管图2所示的鳍状物204被示为在图2所示的参考坐标系的z-y平面中具有矩形截面，但是相反鳍状物204可以具有在鳍状物204的“顶部”处圆化或倾斜的截面，并且栅极堆叠体208可以与该圆化或倾斜的鳍状物202共形。在使用中，FinFET 200可以在鳍状物204的沟道部分的三个“侧面”上形成导电沟道，从而有可能相对于单栅极晶体管(其可以在沟道材料或衬底的一个“侧面”上形成导电沟道)和双栅极晶体管(其可以在沟道材料或衬底的两个“侧面”上形成导电沟道)提高性能。

[0058] 共享元件以提高密度

[0059] 在一些实施例中，可以在两个或更多相邻的存储器单元之间共享存储器单元100的元件中的一些元件的至少部分，从而有利地实现提高存储器阵列的密度。在图3中示出了这种情况的示例，图3示出了示例性布置300的截面侧视图，在布置300中，相邻存储器单元100的两个读取晶体管104的栅极耦合至AFE电容器106，使得耦合至PL的第一电容器电极在两个存储器单元100之间被共享。

[0060] 在存储器单元布置300中，晶体管200-1是图2的FinFET 200的第一实例，并且晶体管200-2是图2的FinFET 200的第二实例，所述晶体管中的每者是两个相邻存储器单元100的读取晶体管104的示例。图3的截面侧视图是图2所示的示例性坐标系的y-z平面中的视图，并且所述截面是跨鳍状物204(例如，沿图2中被示为平面AA的平面)截取的，其中，使用相同的附图标记指示与图2中针对单个FinFET 200所示的元件类似或相似的元件。图3中以不同图案示出了各种元件，其中，在图3的底部示出了元件中的每者的附图标记和图案之间的对应关系。

[0061] 如图3所示，在一些实施例中，存储器单元布置300的个体FinFET的元件中的一些可以在第一FinFET 200-1和第二FinFET 200-2之间被共享：例如，在图3中，基底202和STI 206被示为在第一FinFET 200-1和第二FinFET 200-2之间被共享(在存储器单元300的其它实施例中，这些元件中的任何元件不必被共享)。还是如图3所示，可以单独为图3所示的第一FinFET 200-1和第二FinFET 200-2提供其它元件，例如，存储器单元300的每个FinFET包括相应的鳍状物204以及栅极电介质210和栅极电极212的相应栅极堆叠体。

[0062] 如图3所示，个体FinFET 200-1和200-2的栅极堆叠体可以被提供在STI 206中的开口中，其中，STI 206使个体FinFET 200相互电隔离。在一些实施例中，在图3中被示为STI 206的所有电介质材料可以被实施为参考图2描述的STI。在其它实施例中，存储器单元300的电介质材料206可以包括包围第一和第二FinFET 200的鳍状物204的子鳍状物部分的STI以及包围鳍状物204的上部的栅极间隔体材料，其中，栅极间隔体可以是不同于STI的电介质材料。因而，在这种实施例中，可以在围绕这些晶体管的鳍状物部分的STI上方的栅极间隔体材料中提供可以在其中形成第一和第二FinFET 200的栅极堆叠体的开口。在一些实施例中，这种栅极间隔体可以由一种或多种低k电介质材料制成。可以用于形成这种栅极间隔体的低k材料的示例可以包括但不限于掺氟二氧化硅、掺碳二氧化硅、旋涂有机聚合物电介质(例如，聚酰亚胺、聚降冰片烯、苯并环丁烯和聚四氟乙烯(PTFE))或者旋涂的基于硅的聚合物电介质(例如，氢基硅倍半氧烷(HSQ)和甲基倍半硅氧烷(MSQ))。可以用于栅极间隔体中的低k材料的其它示例包括各种多孔电介质材料，例如，多孔二氧化硅或者多孔掺碳二氧化硅，其中，在电介质中建立大的孔隙或孔洞，以减小该层的总介电常数，因为孔隙可以具有接近1的介电常数。在使用这种栅极间隔体时，与图2中所示的FinFET 200类似，存储器单元300中的第一和第二FinFET 200的鳍状物204的下部(即，鳍状物的子鳍状物部分)可以被STI 206围绕，STI 206可以(例如)包括本文描述的高k电介质材料中的任何材料。

[0063] 进一步如图3所示，在存储器单元布置300的实施例中，可以将两个相邻存储器单元100的AFE电容器106实施为具有通过包括AFE材料320的电介质介质隔开的电容器电极318和322，其中，顶部电容器电极322在相邻存储器单元的电容器之间被共享。因而，图3示出了对于每个存储器单元而言，个体底部电容器电极318耦合至不同存储器单元的读取FinFET 200-1、200-2的栅极212。

[0064] 示例性存储器单元阵列

[0065] 图4是根据本公开的一些实施例的被布置成阵列400的多个2T-1AFE-CAP存储器单元(即四个单元)的示意图。图4中所示的每个存储器单元可以是本文描述的2T-1AFE-CAP存储器位单元中的任何一个。尽管图4仅示出了四个这种存储器单元，但是在其它实施例中，阵列400可以(并且典型地会)包括多得多的存储器单元。此外，在其它实施例中，本文描述的2T-1AFE-CAP存储器单元可以按照本领域已知的其它方式被布置成阵列，所有这些方式都处于本公开的范围内。

[0066] 图4示出了在一些实施例中，PL和WWL可以在一列中的多个存储器单元100之间被共享(图4将如本文所述的每个2T-1AFE-CAP存储器单元100示为处于被标为100-11、100-12、100-21和100-22的虚线框内)，并且WBL和RBL可以在一行中的多个存储器单元100之间被共享。如在存储器语境下常规使用的，术语“行”和“列”未必分别反映出例示了存储器阵列的附图页面上的水平和竖直取向，而是反映出如何对个体存储器单元寻址。也即，共享单个WWL的存储器单元100被说成处于同一行中，而共享单个WBL的存储器单元被说成处于同一列中。因而，在图4中，水平线是指行，而竖直线是指列。在图4中利用不同附图标记指示每种线(WWL、PL、WBL和RBL)的不同实例，例如，WWL1和WWL2是本文描述的WWL的两个不同实例，PL1和PL2是本文描述的PL的两个不同实例，等等。用于不同线WBL和RBL的标记中的相同附图标记指示这些线用于对单个列中的存储器单元进行寻址/控制，例如，WBL1和RBL1用于对列1中的存储器单元100(即，图4中所示的存储器单元100-11和100-21)进行寻址/控制，等等。用于不同线WWL和PL的标记中的相同附图标记指示这些线用于对单个行中的存储器单元进行寻址/控制，例如，WWL1和PL1用于对行1中的存储器单元100(即，图4中所示的存储器单元100-11和100-12)进行寻址/控制，等等。然后可以通过使用对应于每个存储器单元100的行的WWL和PL并且通过使用对应于该单元的列的WBL和RBL来对该单元进行寻址。例如，通过WWL1、PL1、WBL1和RBL1对存储器单元100-11进行控制，通过WWL1、PL1、WBL2和RBL2对存储器单元100-12进行控制，等等。

[0067] 阵列400仅提供了多个2T-1AFE-CAP存储器单元100可以如何被布置的一个示例性实施例。这种实施例可以是尤其有利的，因为提供基本上平行于WWL线的PL线可以提高位线电流的开/关比。此外，通过将读取晶体管的栅极电容耦合至被定向为与WWL平行的PL，可以只对所选字线上的那些单元提高存储节点上的电压。在其它实施例中，可以按照不同的方式布置多个2T-1AFE-CAP存储器单元100。例如，PL可以平行于RBL。

[0068] 示例性读取操作和写入操作

[0069] 接下来，将参考相关联附图解释操作本文描述的2T-1AFE-CAP存储器单元的方法。具体而言，图5和图6示出了读取操作，而图7示出了写入操作。

[0070] 图5是根据本公开的各种实施例的用于读取AFE-CAP存储器单元的示例性方法500的流程图。尽管方法500是参考读取2T-1AFE-CAP存储器单元(例如，2T-AFE-CAP存储器单元100)描述的，但是通常，基于本文提供的描述，方法500可以适于读取任何AFE-CAP存储器单元，所有这些实施例都处于本公开的范围内。

[0071] 转向读取方法500，如图5所示，方法500可以开始于502，其中经由AFE电容器106驱动PL，以引起存储节点108上的电荷的增加。502处的驱动PL可以包括向AFE电容器106的第一电容器电极施加适当电压，以增加耦合至AFE电容器106的第二电容器电极的存储节点108上的电荷(如图1所示)。在一些实施例中，在502，可以通过施加大约0.2伏和1.2伏之间的电压(包括其中的所有值和范围)来驱动PL。在一些实施例中，502处的驱动PL可以包括将PL从电压/逻辑“低”转换至电压/逻辑“高”。下文描述向PL施加电压的持续时间。

[0072] 对2T-1AFE-CAP存储器单元100的PL施加电压如何引起存储节点108上的电荷增加可以被解释如下。在外围电路通过(例如)向PL施加某一电压而驱动PL以提高PL电压时，AFE电容器106将升高的PL节点(即，被施加了提高的电压的第一电容器电极)电容耦合至存储节点108。作为该电容性耦合的结果，存储节点108上存储的电荷(作为存储了存储器单元100的某一逻辑状态的存储节点108的部分)被重新分配。具体而言，存储节点108上的电荷可以基于AFE电容器106和读取晶体管104的栅极端子的电荷与电压对比的特性被重新分配，并且还有可能基于可以与存储节点108相关联的各种寄生电荷而被重新分配。在该过程中，对于最初处于逻辑状态“1”的存储器单元100(即，对于存储节点108被预充电至对应于逻辑状态“1”的电压的存储器单元100)以及最初处于逻辑状态“0”的存储器单元100(即，对于存储节点108被预充电至对应于逻辑状态“0”的电压的存储器单元100)这两者，存储节点
108上的电压增大。然而，由于耦合因AFE电容器106的AFE材料的非线性行为而呈现非线性，因而对于存储节点108最初被预充电至较高电压的存储器单元，所述非线性在存储节点108上引起较大的电压增大。因此，与存储节点108上的较高预充电相关联的初始逻辑状态变为“较强”逻辑状态，因为从该逻辑状态到另一逻辑状态的电荷差变得更加显著(即，所述差变大)。结果，有可能等待更长的时间才读取存储器单元，即使在这种时间之后，通过因AFE电容器106的非线性行为而提升存储节点108上的电压，仍然可以使两种逻辑状态之间的差足够大，从而能够区分出这两种逻辑状态。因而，可以提高存储器单元的保持时间。现在将再次参考图6的图示对此进行解释。

[0073] 图6是根据本公开的一些实施例的2T-1AFE-CAP存储器单元中的改善的读取信号和保持的一个示例的图示，并且下文将参照图6作为描述方法500的部分。在图6中，x轴示出了以微秒(us)测量的时间，而y轴示出了存储节点108上的以伏特(V)测量的电压。图6所示的较亮实线602示出了最初被预充电至对应于第一逻辑状态的某一电压的存储节点108上的电压(即，因而，实线602是针对根据本文描述的实施例中的任何实施例的示例性2T-1AFE-CAP存储器单元100的)。较亮虚线612示出了针对常规E-DRAM的最初被预充电至对应于第一逻辑状态的相同电压的存储节点上的电压。图6所示的较暗实线604示出了最初被预充电至对应于第二逻辑状态的某一电压的存储节点108上的电压(即，因而，实线604是针对根据本文描述的实施例中的任何实施例的示例性2T-1AFE-CAP存储器单元100的)。较暗虚线614示出了常规E-DRAM的最初被预充电至对应于第二逻辑状态的某一电压的存储节点上的电压。如图6的示例中所示，第一逻辑状态与被预充电至0.5伏的电压的存储节点相关联，而第二逻辑状态与被预充电至0伏的电压的存储节点相关联。出于讨论的目的，可以假设预充电至0.5伏的电压与逻辑状态“1”相关联，而预充电至0伏的电压与逻辑状态“0”相关联(即，高电压用于逻辑状态“1”，并且低电压用于逻辑状态“0”)，尽管在其它实施例中，可以使“1”和“0”状态反转，并且此外，初始预充电的电压值可以不同(例如，一个逻辑状态可以与存储节点被预充电至1伏相关联，而另一逻辑状态可以与存储节点被预充电至0.2伏相关联)。

[0074] 从图6可以观察到，对于任何存储器单元，两种逻辑状态的初始预充电电压(在图6中以时间620指示)都随着时间的推移而消耗(如图6所示，其中，与被认为是逻辑状态“1”的逻辑状态相关联的电荷减少，如线602和612所示，而与被认为是逻辑状态“0”的逻辑状态相关联的电荷增加，如线604和614所示)。假设在仍然能够读取存储器单元时(即，在能够可靠地将两种逻辑状态彼此区分时)存储器单元的存储节点上的电荷之间的差约为150毫伏(mV)，那么常规E-DRAM存储器单元的保持时间略多于50us(如图6中以时间622所指示的)，因为在该时间之后，线612和614之间的差小于该最小差。现在，对于本文描述的2T-AFE-CAP存储器单元而言，第一和第二逻辑状态的初始预充电也消耗，如线602和604所示。然而，首先，本文所述的2T-AFE-CAP存储器单元的架构可以使得与具有较高预充电的逻辑状态(即，所假设的逻辑状态“1”)相关联的电荷的消耗放缓，如图6中以低于针对常规E-DRAM的线612的速度下降的线602所示。其次，AFE电容器的AFE材料的非线性性质允许等待更长的时间，从而允许存储节点上的某一逻辑状态的预充电消耗更多，而后再提升存储节点上的电荷，但其方式是以大于较低初始电荷的倍数来提高存储节点上的较高初始电荷。这在图6中利用时间624示出：在时间624(其可以是(例如)大约300us，如图6中所示)，线602和604之间的差可能小于50mV(如图6中所示)，这一般将不足以对这两种电荷所表示的逻辑状态予以分区。然而，如果在该时间(即，在时间624)向PL施加电压，其将提升存储节点108上的电荷。不管存储节点108是否具有从针对逻辑状态“1”的预充电中剩余的电荷(即，在点624处利用线602指示的电压)或者从针对逻辑状态“0”的预充电中剩余的电荷(即，在点624处利用线604指示的电压)，都由于提高PL上的电压而增加了该电荷，并且存储节点108上的较高初始电荷增加的倍数大于较低初始电荷。因而，在时间624之后，如图6中利用线602和604所示(两条线都在时间624之后表现出了跳跃)，作为在时间624向PL施加电压的结果，与逻辑状态“1”相关联的电荷和与逻辑状态“0”相关联的存储节点108上的电荷之间的差变得更大——图6示出了该差变为大约150mV，其足以对逻辑状态进行区分。因而，图6示出了由于使用AFE电容器106来提升存储节点108上的电压而可以将存储器单元的保持时间提高至(例如)图6所示的时间624(其约为300us)。

[0075] 由于存储节点108耦合至读取晶体管104的栅极端子(如图1所示)，因而存储节点108上的电压调制(即，影响/改变)读取晶体管104的源极端子和漏极端子之间的电流。因此，转回到方法500，一旦在502处通过向PL施加电压而提升了存储节点108上的电压，在504处就可以例如通过连接至RBL的感测放大器来感测RBL上的电流或电压(因为RBL连接至读取晶体管104的S/D端子)。由于甚至存储节点108上的提升的电压也将随着时间推移而消耗，因而504处的对RBL上的电流或电压的感测优选在502处的在PL上施加电压之后相对迅速地发生，例如，在大约100皮秒到1微秒内发生。一般而言，在502处向PL施加的电压越大，在504处在RBL上进行感测之前允许经过的时间越长，因为在502处施加至PL的电压越大，所带来的两种逻辑状态之间的电压差也将越大。在504处在RBL上感测到的电流或电压指示读取晶体管104的栅极端子处的电压，该电压又指示由存储节点108上的电荷所表示的存储器单元100的逻辑状态。因此，在504处感测RBL上的电流或电压允许检测存储器单元100的逻辑状态，从而实现读取操作。

[0076] 由于如上文所述完成读取操作改变了存储节点108上的电荷，因此在一些实施例中，如图5所示，方法500还可以包括在506处的将存储器单元重新编程至初始编程的逻辑状态。对于图6所示的示例而言，这可能意味着，如果在504处读取的逻辑状态被确定为逻辑状态“1”，那么将存储节点108充电至0.5V的电压，如果在504处读取的逻辑状态被确定为逻辑状态“0”，那么将存储节点108放电至0V的电压。一般而言，将存储器单元100编程至第一逻辑状态可能意味着确保存储节点108被充电至某一第一电压，而将存储器单元100编程至第二逻辑状态可能意味着确保将存储节点108充电至不同于第一电压的某一第二电压。可以按照与最先对存储器单元506进行编程/写入的方式基本上相同的方式实施在506处的对存储器单元的重新编程，如参考图7所述。

[0077] 图7是根据本公开的各种实施例的用于向AFE-CAP存储器单元进行写入(即，编程)的示例性方法700的流程图。尽管方法700是参考读取2T-1AFE-CAP存储器单元(例如，2T-AFE-CAP存储器单元100)描述的，但是一般性地，在本文提供的描述的基础上，方法700可以适于对任何AFE-CAP存储器单元进行编程，所有这些实施例都处于本公开的范围内。

[0078] 如图7所示，方法700可以开始于在702处的驱动WWL，以导通写入晶体管102。在702处的驱动WWL可以包括例如通过施加足以导通晶体管102的电压而对WWL进行断言(assert)(例如，将WWL从电压/逻辑“低”转换至电压/逻辑“高”，以导通写入晶体管102)。在一些实施例中，这种电压可以是(例如)大约1.0V。一旦写入晶体管102被接通，电流就可以在写入晶体管102的S/D端子之间流过写入晶体管102。由于存储节点108与写入晶体管102串联连接(即，连接至写入晶体管102的S/D端子之一)，因而如果电流流过写入晶体管102，那么电荷能够在存储节点108上累积。因此，在方法700的704处，连接至写入晶体管102的S/D端子之一的WBL受到驱动，以将连接至写入晶体管102的另一S/D端子的存储节点108充电或放电至对应于正在被编程的预期逻辑状态的电荷。对于上文描述的示例而言，这可能意味着，如果要使用方法700写入到存储器单元100的逻辑状态为逻辑状态“1”，那么确保将存储节点108充电/放电(取决于之前存储节点108上是什么电压)至0.5V的电压，或者如果要使用方法700写入到存储器单元100的逻辑状态为逻辑状态“0”，那么确保将存储节点108充电/放电至0V的电压。

[0079] 方法700可以结束于在706处的驱动WWL以使写入晶体管102截止。在706处的驱动WWL可以包括例如通过停止施加曾经为了导通晶体管102而施加的电压或/和通过施加不同的电压而对WWL去断言(例如，将WWL从电压/逻辑“高”转换至电压/逻辑“低”，以使写入晶体管102截止)。

[0080] 如上文所例示的，在存储器单元中使用AFE电容器允许提高单元的保持时间。图8示出了AFE电容器处存储的电荷(线802)与标准(即，非AFE)电容器处存储的电荷(线804)的对比。在图8中，x轴示出了以V测量的存储节点108上的电压，而y轴示出了以每平方微米(um2)的飞库伦(fC)(fC/um2)测量的AFE电容器106上的电压。如图8所例示的，在一些实施例中，AFE电容器106在200mV和400mV(这些值在其它实施例中可能发生变化)之间可以是高度非线性的。在这种实施例中，对于逻辑状态“1”而言，可以将AFE电容器106充电至大约400mV以上，并且对于逻辑状态“0”而言，可以将AFE电容器106充电至大约200mV以下。在读取操作的开始，将PL切换至较高电压(方法500的502)。电荷然后可以迅速离开AFE电容器106并到达存储器单元100内部的(读取晶体管104的栅极的)寄生栅极电容上。存储器单元100内部的该电荷共享然后可以在存储器单元内部引起数据相关的电压增益。随着操作点从围绕AFE曲线802的非线性部分转移到AFE曲线802的线性部分，跨越AFE电容器106的相对较小的初始电压差可以被提升至较大的电压差。在图6中的时间624处可以看出该内部增益。在时间624处，PL切换至较高电压，并且初始的50mV电压差变为150mV。这种实施方式的附加的优点在于，与非AFE电容器DRAM相比，较高栅极偏压(即，读取晶体管104的栅极端子处的较高电压)(例如，超过大约600mV的较高栅极偏压)可以使存储器单元100能够汇集(sink)来自RBL的较高电流。

[0081] AFE存储器单元的示例性制造

[0082] 本文公开的AFE-CAP存储器单元(具体而言，2T-1AFE-CAP存储器单元100)可以使用任何适当技术来制造。例如，图9是根据各种实施例的制造2T-1AFE-CAP存储器单元的示例性方法900的流程图。尽管对方法900的操作每者仅例示了一次，而且对各操作是按特定顺序示出的，但是可以按照任何适当顺序执行各项操作，并且可以根据需要对操作进行重复。例如，可以并行执行一项或多项操作，以例如基本上同时制造多个2T-1AFE-CAP存储器单元，或/和基本上同时制造2T-1AFE-CAP存储器单元的晶体管和AFE电容器。在另一个示例中，可以按照不同的顺序执行操作，以反映将包括2T-1AFE-CAP存储器单元的存储器器件的结构。

[0083] 在902，可以在衬底之上提供读取晶体管和写入晶体管。在902处提供的读取晶体管和写入晶体管中的每者可以包括沟道以及栅极、源极和漏极端子，它们可以分别采取本文公开的读取晶体管104和写入晶体管102的实施例中的任何实施例(例如，本文参考用于实施这些读取晶体管和写入晶体管的FinFET所讨论的实施例中的任何实施例)的形式。在902处可以使用本领域已知的任何适当的沉积和图案化技术(例如，原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)以及诸如光刻或电子束光刻的光刻技术)来提供存取晶体管的沟道材料、栅极电极材料以及源极和漏极区。

[0084] 在904，可以在衬底之上提供AFE电容器。AFE电容器可以包括在一对电容器电极之间提供的可以包括材料堆叠体的AFE材料，并且可以采取本文公开的AFE电容器106的实施例中的任何实施例(例如，本文参考如图3所示的具有在不同存储器单元的晶体管之间共享的一个极板的单个AFE电容器106所讨论的实施例中的任何实施例)的形式。在904处可以使用本领域已知的任何适当沉积和图案化技术来提供AFE电容器的AFE材料以及第一和第二电极。

[0085] 在906，可以将读取晶体管和写入晶体管耦合至AFE电容器。这种耦合可以采取本文公开的将读取晶体管104和写入晶体管102耦合至AFE电容器106的实施例中的任何实施例(例如，本文参考将写入晶体管102的源极/漏极端子耦合至AFE电容器106的电极之一所讨论的实施例中的任何实施例以及本文参考将读取晶体管104的栅极端子耦合至AFE电容器106的同一电极所讨论的实施例中的任何实施例)的形式。在906处可以使用本领域已知的任何适当技术来提供所述耦合。

[0086] 在908，两个晶体管和AFE电容器可以耦合至读取和/或写入控制线。这种耦合可以采取本文公开的将写入晶体管102、读取晶体管104和AFE电容器106耦合至WWL、WBL、PL和RBL的实施例中的任何实施例的形式。在908处可以使用本领域已知的任何适当技术来提供所述耦合。

[0087] 方法900还可以包括与2T-1AFE-CAP单元100的其它部件的制作有关的其它制造操作。

[0088] 示例性装置和设备

[0089] 本文公开的AFE-CAP存储器单元(例如，2T-1AFE-CAP存储器单元)可以被包括在任何适当电子装置中。图10A-10B以及图11-13示出了可以包括本文公开的AFE-CAP存储器单元(例如，2T-1AFE-CAP存储器单元)中的一者或多者的设备的各种示例。

[0090] 图10A-10B是根据本文公开的实施例中的任何实施例的可以包括一个或多个AFE-CAP存储器单元(例如，一个或多个2T-1AFE-CAP存储器单元)的晶片1100和管芯1102的顶视图。晶片1100可以由半导体材料构成，并且可以包括具有形成于晶片1100的表面上的IC结构的一个或多个管芯1102。管芯1102中的每者可以是包括任何适当IC(例如，包括形成一个或多个AFE-CAP存储器单元的AFE电容器(例如，形成一个或多个2T-1AFE-CAP存储器单元100的AFE电容器106)的IC)的半导体产品的重复单元。在半导体产品的制作完成之后(例如，在AFE-CAP存储器单元的阵列(例如，阵列400)的制造之后)，晶片1100可能经历单一化过程，其中，将管芯1102中的每者相互分开，以提供半导体产品的分立“芯片”。具体而言，包括本文公开的一个或多个AFE-CAP存储器单元的器件可以采取晶片1100(例如，未被单一化)的形式或者管芯1102(例如，被单一化)的形式。管芯1102可以包括一个或多个存储器器件(例如，下文讨论的可以采取任何AFE-CAP存储器单元(例如，任何2T-1AFE-CAP存储器单元100)的形式的图13的存储器1404、或者这种存储器单元的阵列中的一者或多者)和/或支持电路，以将电信号路由至存储器单元、晶体管以及任何其它IC部件。在一些实施例中，晶片1100或管芯1102可以包括其它晶体管器件、逻辑器件(例如，AND、OR、NAND或NOR门)或者任何其它适当的电路元件。可以在单个管芯1102上结合这些器件中的多个器件。例如，可以将通过多个存储器器件形成的存储器阵列与被配置为将信息存储在存储器器件中或者执行存储器阵列中存储的指令的处理器件(例如，图11的处理器件1402)或者其它逻辑形成在同一管芯1102上。

[0091] 图11是根据本文公开的实施例中的任何实施例的可以包括一个或多个AFE-CAP存储器单元(例如，一个或多个2T-1AFE-CAP存储器单元)的IC器件1200的截面侧视图。IC器件1200可以形成在衬底1202(例如，图10A的晶片1100)上，并且可以包括在管芯(例如，图10B的管芯1102)中。衬底1202可以是由半导体材料系构成的半导体衬底，例如，所述半导体材料系包括N型或者P型材料系。例如，衬底1202可以包括使用体硅或者绝缘体上硅子结构形成的晶体衬底。在一些实施例中，半导体衬底1202可以是使用替代材料(可以与硅结合，也可以不与硅结合)形成的，所述材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。也可以使用被归类为II-VI族、III-V族或者IV族的其它材料形成衬底1202。尽管此处描述了可以形成衬底1202的材料的几个示例，但是可以使用可以充当IC器件1200的基础的任何材料。衬底1202可以是单一化的管芯(例如，图10B的管芯1102)或者晶片(例如，图10A的晶片1100)的部分。

[0092] IC器件1200可以包括设置在衬底1202上的一个或多个器件层1204。器件层1204可以包括形成于衬底1202上的一个或多个晶体管1240(例如，MOSFET)的特征。器件层1204可以包括(例如)一个或多个S/D区1220、控制晶体管1240中的处于S/D区1220之间的电流的栅极1222以及向/从S/D区1220路由电信号的一个或多个S/D接触部1224。晶体管1240可以包括为了清楚起见未示出的附加特征，例如，器件隔离区、栅极接触部等。晶体管1240不限于图11中描绘的类型和配置，并且可以包括很宽范围的各种各样的其它类型和配置，例如，平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括FinFET晶体管(例如，双栅极晶体管或三栅极FinFET晶体管)、栅极包裹或栅极全包围晶体管(例如，纳米带和纳米线晶体管)。具体而言，根据本文公开的实施例中的任何实施例，晶体管1240中的一者或多者可以形成一个或多个AFE-CAP存储器单元，例如，一个或多个2T-1AFE-CAP存储器单元100。例如，任何晶体管1240可以采取本文公开的写入晶体管102或读取晶体管104中的任何晶体管(例如，本文参考图2-3讨论的FinFET晶体管中的任何FinFET晶体管)的形式。S/D区1220可以包括本文参考图2所描述的区域214和216。实施AFE-CAP存储器单元(例如，一个或多个
2T-1AFE-CAP存储器单元100)的薄膜晶体管1240在用于微处理器装置、逻辑电路或存储器电路中时可以是尤其有利的，并且可以与现有的CMOS工艺一起形成。

[0093] 每个晶体管1240可以包括由至少两层(栅极电介质层和栅极电极层)形成的栅极1222。栅极电极层可以采取本文公开的栅极电极材料212的实施例中的任何实施例的形式。
栅极电介质层可以采取本文公开的栅极电介质材料210的实施例中的任何实施例的形式。
一般而言，晶体管1240的栅极电介质层可以包括一层或层堆叠体，并且一层或多层可以包括氧化硅、二氧化硅、和/或高k电介质材料。晶体管1240的栅极电介质层中包括的高k电介质材料可以采取(例如)本文公开的高k电介质210的实施例中的任何实施例的形式。

[0094] 在一些实施例中，在从晶体管1240的沿源极-沟道-漏极方向的截面来看时，栅极电极可以包括U形结构，该结构包括基本上平行于衬底的表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分(例如，图2-3的FinFET 200就是这种情况)。在其它实施例中，形成栅极电极的金属层中的至少一个可以简单地是基本上平行于衬底的顶表面的平面层，并且不包括基本上垂直于衬底的顶表面的侧壁部分。在其它实施例中，栅极电极可以包括U形结构与平面非U形结构的组合。例如，栅极电极可以包括形成于一个或多个平面非U形层的顶上的一个或多个U形金属层。在一些实施例中，栅极电极可以包括V形结构(例如，在参考图2-3讨论的鳍状物204不具有“平”的上表面而是具有圆化的峰时)。

[0095] 在一些实施例中，一对侧壁间隔体可以形成在栅极堆叠体的相对侧上，以夹住栅极堆叠体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺碳的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔体的工艺是本领域已知的，并且一般包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔体对，例如，可以在栅极堆叠体的相对侧上形成两对、三对或四对侧壁间隔体。

[0096] S/D区1220可以形成在衬底1202内，与每个晶体管1240的栅极1222相邻或相隔某一距离。S/D区1220可以采取上文参考FinFET 200讨论的区域214/216的实施例中的任何实施例的形式。在各种实施例中，S/D区1220可以使用本领域已知的任何适当工艺形成。例如，S/D区1220可以使用注入/扩散工艺或者沉积工艺形成。在前一种工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到衬底1202中，以形成S/D区1220。离子注入工艺随后可以是退火工艺，其使掺杂剂活化并使其更远地扩散到衬底1202中。在后一种工艺中，外延沉积工艺可以提供用于制作S/D区1220的材料。在一些实施方式中，S/D区1220可以是使用诸如硅锗或者碳化硅的硅合金制作的。在一些实施例中，可以利用诸如硼、砷或磷的掺杂剂对外延沉积的硅合金进行原位掺杂。在一些实施例中，可以使用一种或多种替代的半导体材料(例如，锗或III-V族材料或合金)形成S/D区1220。在其它实施例中，可以使用金属和/或金属合金的一层或多层来形成S/D区1220(例如，如上文参考区域214/216所讨论的，区域214/216是上文参考FinFET 200讨论的)。在一些实施例中，可以在外延沉积之前执行蚀刻工艺，以在衬底1202中建立凹陷，用于S/D区1220的材料被沉积到所述凹陷中。

[0097] 可以通过设置在器件层1204上的一个或多个互连层(在图11被示为互连层1206-1210)来向和/或从器件层1204的晶体管1240路由电信号，例如功率和/或输入/输出(I/O)信号。例如，器件层1204的导电特征(例如，栅极1222和S/D接触部1224)可以与互连层1206-
1210的互连结构1228电耦合。一个或多个互连层1206-1210可以形成IC器件1200的层间电介质(ILD)堆叠体1219。

[0098] 互连结构1228可以被布置在互连层1206-1210内，以根据很宽范围的各种设计(具体而言，所述布置不限于图11中描绘的互连结构1228的特定配置)来路由电信号。尽管图11中描绘了特定数量的互连层1206-1210，但是本公开的实施例包括具有比所描绘的更多或更少的互连层的IC器件。

[0099] 在一些实施例中，互连结构1228可以包括利用诸如金属的导电材料填充的沟槽结构1228a(有时称为“线”)和/或过孔结构1228b(有时称为“孔”)。沟槽结构1228a可以被布置为沿基本上与在上面形成器件层1204的衬底1202的表面平行的平面的方向路由电信号。例如，沟槽结构1228a可以沿从图11的角度看进出页面的方向路由电信号。过孔结构1228b可以被布置为沿基本上与在上面形成器件层1204的衬底1202的表面垂直的平面的方向来路由电信号。在一些实施例中，过孔结构1228b可以将不同互连层1206-1210的沟槽结构1228a电耦合到一起。

[0100] 一个或多个互连层1206-1210中的至少一些或/和这种层的部分(例如，互连结构1228)可以形成本文描述的用于耦合至2T-1AFE-CAP存储器单元100的WWL、WBL、PL和RBL线。

[0101] 互连层1206-1210可以包括设置在互连结构1228之间的电介质材料1226，如图11所示。在一些实施例中，设置在互连层1206-1210中的不同互连层中的互连结构1228之间电介质材料1226可以具有不同成分；在其它实施例中，不同互连层1206-1210之间的电介质材料1226的成分可以是相同的。

[0102] 第一互连层1206(称为金属1或“M1”)可以直接形成在器件层1204上。在一些实施例中，第一互连层1206可以包括沟槽结构1228a和/或过孔结构1228b，如所示。第一互连层1206的沟槽结构1228a可以与器件层1204的接触部(例如，S/D接触部1224)耦合。

[0103] 第二互连层1208(称为金属2或“M2”)可以直接形成在第一互连层1206上。在一些实施例中，第二互连层1208可以包括过孔结构1228b，以使第二互连层1208的沟槽结构1228a与第一互连层1206的沟槽结构1228a耦合。尽管为了清楚起见利用每个互连层内(例如，第二互连层1208内)的线在结构上勾画出了沟槽结构1228a和过孔结构1228b，但是在一些实施例中，沟槽结构1228a和过孔结构1228b可以在结构和/或材料上是连续的(例如，在双镶嵌工艺中同时填充)。

[0104] 可以根据联系第二互连层1208或第一互连层1206描述的类似技术和配置在第二互连层1208上相继形成第三互连层1210(被称为金属3或“M3”)(以及附加的互连层，根据需要)。

[0105] IC器件1200可以包括形成在互连层1206-1210上的阻焊剂材料1234(例如，聚酰亚胺或类似材料)以及一个或多个接合焊盘1236。接合焊盘1236可以与互连结构1228电耦合，并且被配置为将晶体管1240的电信号路由至其它外部器件。例如，可以在一个或多个接合焊盘1236上形成焊料接合，以使包括IC器件1200的芯片与另一部件(例如，电路板)机械和/或电耦合。在其它实施例中，IC器件1200可以具有不同于其它实施例中所描述的那些的其它替代配置，以路由来自互连层1206-1210的电信号。例如，接合焊盘1236可以被其它类似特征(例如，柱)替代或者还可以包括其它类似特征(例如，柱)，其将电信号路由至外部部件。

[0106] 图12是根据本文公开的实施例中的任何实施例的可以包括具有一个或多个AFE-CAP存储器单元(例如，一个或多个2T-1AFE-CAP存储器单元)的部件的IC器件组件1300的截面侧视图。IC器件组件1300包括设置在电路板1302(其可以是(例如)母板)上的许多部件。IC器件组件1300包括设置在电路板1302的第一面1340以及电路板1302的相对的第二面
1342上的部件；一般而言，部件可以设置在面1340和1342之一或两者上。具体而言，IC器件组件1300的部件中的任何适当部件可以包括本文公开的AFE-CAP存储器单元以及这种单元的阵列中的任一者(例如，本文公开的2T-1AFE-CAP存储器单元100以及这种单元的阵列中的任一者)。

[0107] 在一些实施例中，电路板1302可以是印刷电路板(PCB)，其包括通过电介质材料层相互隔开并且通过导电过孔互连的多个金属层。金属层中的任何一者或多者可以是按照预期电路图案形成的，以(任选地结合其它金属层)在耦合至电路板1302的部件之间路由电信号。在其它实施例中，电路板1302可以是非PCB衬底。

[0108] 图12中所示的IC器件组件1300包括通过耦合部件1316耦合至电路板1302的第一面1340的内插器上封装结构1336。耦合部件1316可以将内插器上封装结构1336电气和机械耦合至电路板1302，并且可以包括焊球(如图12所示)、插座的公母部分、粘合剂、底部填充材料、和/或任何其它适当电气和/或机械耦合结构。

[0109] 内插器上封装结构1336可以包括通过耦合部件1318耦合至内插器1304的IC封装1320。耦合部件1318可以针对应用采取任何适当形式，例如，上文参考耦合部件1316讨论的形式。尽管图12示出了单个IC封装1320，但是可以将多个IC封装1320耦合至内插器1304；实际上，可以将附加的内插器耦合至内插器1304。内插器1304可以提供用于桥接电路板1302和IC封装1320的居间衬底。IC封装1320可以是或者可以包括(例如)管芯(图10B的管芯
1102)、IC器件(例如，图11的IC器件1200)或者任何其它适当部件。一般而言，内插器1304可以将连接扩展至更宽的间距或者将连接重新路由至不同连接。例如，内插器1304可以将IC封装1320(例如，管芯)耦合至耦合部件1316的球栅阵列(BGA)，以便耦合至电路板1302。在图12所示的实施例中，IC封装1320和电路板1302附接至内插器1304的相对侧；在其它实施例中，IC封装1320和电路板1302可以附接至内插器1304的同一侧。在一些实施例中，三个或更多部件可以通过内插器1304互连。

[0110] 内插器1304可以由环氧树脂、玻璃纤维强化环氧树脂、陶瓷材料或者诸如聚酰亚胺的聚合物材料形成。在一些实施方式中，内插器1304可以由交替的刚性或柔性材料形成，所述材料可以包括与上文描述的用在半导体衬底中的材料相同的材料，例如，硅、锗、以及其它III-V族和IV族材料。内插器1304可以包括金属互连1308和过孔1310，过孔1310包括但不限于穿硅过孔(TSV)1306。内插器1304还可以包括嵌入式器件1314，所述嵌入式器件包括无源器件和有源器件两者。这种器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)器件、以及存储器器件。也可以在内插器1304上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件的更为复杂的器件。内插器上封装结构1336可以采取本领域已知的内插器上封装结构中的任一种的形式。

[0111] IC器件组件1300可以包括通过耦合部件1322耦合至电路板1302的第一面1340的IC封装1324。耦合部件1322可以采取上文参考耦合部件1316讨论的实施例中的任何实施例的形式，并且IC封装1324可以采取上文参考IC封装1320讨论的实施例中的任何实施例的形式。

[0112] 图12所示的IC器件组件1300包括通过耦合部件1328耦合至电路板1302的第二面1342的封装上封装结构1334。封装上封装结构1334可以包括IC封装1326和IC封装1332，它们通过耦合部件1330耦合到一起，使得IC封装1326设置在电路板1302和IC封装1332之间。
耦合部件1328和1330可以采取上文讨论的耦合部件1316的实施例中的任何实施例的形式，并且IC封装1326和1332可以采取上文讨论的IC封装1320的实施例中的任何实施例的形式。
封装上封装结构1334可以是根据本领域已知的任何封装上封装结构配置的。

[0113] 图13是根据本文公开的实施例中的任何实施例的可以包括一个或多个部件的示例性计算装置1400的方框图，所述部件包括一个或多个AFE-CAP存储器单元，例如，一个或多个2T-1AFE-CAP存储器单元。例如，计算装置1400的部件中的任何适当部件可以包括具有形成一个或多个AFE-CAP存储器单元(例如，一个或多个2T-1AFE-CAP存储器单元100)的AFE电容器106的管芯(例如，管芯1102(图10B))。计算装置1400的部件中的任何一者或多者可以包括IC器件1200(图11)或者可以包括在IC器件1200中。计算装置1400的部件中的任何一者或多者可以包括IC器件组件1300(图12)或者可以包括在IC器件组件1300中。

[0114] 图13中将许多部件示为包括在计算装置1400中，但是可以省略或者重复这些部件中的任何一者或多者，以适应应用。在一些实施例中，可以将包括在计算装置1400中的部件中的一些或全部附接至一个或多个母板。在一些实施例中，这些部件中的一些或全部被制作到单个片上系统(SoC)管芯上。

[0115] 此外，在各种实施例中，计算装置1400可以不包括图13所示的部件中的一者或多者，但是计算装置1400可以包括用于耦合至一个或多个部件的接口电路。例如，计算装置1400可以不包括显示装置1406，但是可以包括显示装置接口电路(例如，连接器和驱动器电路)，显示装置1406可以与所述接口电路耦合。在另一组示例中，计算装置1400可以不包括音频输入装置1418或音频输出装置1408，但是可以包括音频输入或输出装置接口电路(例如，连接器和支持电路)，音频输入装置1418和音频输出装置1408可以与所述接口电路耦合。

[0116] 计算装置1400可以包括处理装置1402(例如，一个或多个处理装置)。如本文所用，术语“处理装置”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。处理装置1402可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(执行硬件内的密码算法的专用处理器)、服务器处理器或者任何其它适当处理装置。计算装置1400可以包括存储器1404，存储器1404本身可以包括一个或多个AFE-CAP存储器单元，例如，本文描述的一个或多个2T-1AFE-CAP存储器单元。一般地，存储器1404可以包括一种或多种存储器器件，例如，易失性存储器(例如，DRAM)、非易失性存储器(例如，只读存储器(ROM))、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1404可以包括与处理装置1402共享管芯的存储器。该存储器可以被用作高速缓存存储器，并且可以包括嵌入式DRAM(e-DRAM)或者自旋转移矩磁随机存取存储器(STT-MRAM)。

[0117] 在一些实施例中，计算装置1400可以包括通信芯片1412(例如，一个或多个通信芯片)。例如，通信芯片1412可以被配置为用于管理用于向和从计算装置1400传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关联的装置不包含任何布线，尽管在一些实施例中它们可能不包含。

[0118] 通信芯片1412可以实施很多无线标准或协议中的任何标准或协议，包括但不限于电气和电子工程师协会(IEEE)标准(包括WiFi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-805修正案))、长期演进(LTE)计划连同任何修正案、更新和/或修订(例如，高级LTE计划、超移动宽带(UMB)计划(又称为“3GPP2”)等)。IEEE 802.16兼容的宽带无线接入(BWA)网络一般被称为WiMAX网络，WiMAX是表示全球微波接入互操作性的首字母缩略词，其为通过了IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1412可以根据全球移动通信系统(GSM)、通用分组无线电业务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络进行操作。通信芯片1412可以根据增强型数据GSM演进(EDGE)、GSM EDGE无线电接入网(GERAN)、通用陆地无线电接入网(UTRAN)或演进的UTRAN(E-UTRAN)进行操作。通信芯片1412可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进数据优化(EV-DO)、它们的衍生产物以及被指定为3G、4G、5G及更高代的任何其它无线协议进行操作。在其它实施例中，通信芯片1412可以根据其它无线协议进行操作。计算装置1400可以包括天线1422，以促进无线通信和/或接收其它无线通信(例如，AM或FM无线电传输)。

[0119] 在一些实施例中，通信芯片1412可以管理有线通信，例如，电、光或者任何其它适当通信协议(例如，以太网)。如上所述，通信芯片1412可以包括多个通信芯片。例如，第一通信芯片1412可以专用于较短距离的无线通信，例如Wi-Fi或蓝牙，并且第二通信芯片1412可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO及其它。在一些实施例中，第一通信芯片1412可以专用于无线通信，并且第二通信芯片1412可以专用于有线通信。

[0120] 计算装置1400可以包括电池/电源电路1414。电池/电源电路1414可以包括一个或多个能量储存装置(例如，电池或电容器)和/或用于将计算装置1400的部件耦合至与计算装置1400分开的能量源(例如，AC线路电源)的电路。

[0121] 计算装置1400可以包括显示装置1406(或者对应的接口电路，如上文所讨论的)。显示装置1406可以包括任何可视指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或者平板显示器。

[0122] 计算装置1400可以包括音频输出装置1408(或者对应接口电路，如上文所讨论的)。音频输出装置1408可以包括生成可听指示器的任何装置，例如，扬声器、耳机或耳塞。

[0123] 计算装置1400可以包括音频输入装置1418(或者对应的接口电路，如上文所讨论的)。音频输入装置1418可以包括生成表示声音的信号的任何装置，例如，麦克风、麦克风阵列、或者数字仪器(例如，具有乐器数字接口(MIDI)输出的仪器)。

[0124] 计算装置1400可以包括全球定位系统(GPS)装置1416(或者对应的接口电路，如上文所讨论的)。GPS装置1416可以与基于卫星的系统通信，并且可以接收计算装置1400的位置，如本领域已知的。

[0125] 计算装置1400可以包括其它输出装置1410(或者对应的接口电路，如上文所讨论的)。其它输出装置1410的示例可以包括音频编解码器、视频编解码器、打印机、用于向其它装置提供信息的有线或无线发送器、或者附加的存储装置。

[0126] 计算装置1400可以包括其它输入装置1420(或者对应的接口电路，如上文所讨论的)。其它输入装置1420的示例可以包括加速度计、陀螺仪、罗盘、图像采集装置、键盘、诸如鼠标、触笔、触控板的光标控制装置、条形码读取器、快速响应(QR)读码器、任何传感器、或者射频识别(REID)读取器。

[0127] 计算装置1400可以具有任何预期的外形因子，例如手提式或者移动计算装置(例如，蜂窝电话、智能电话、移动因特网装置、音乐播放器、平板电脑、膝上型电脑、上网本电脑、超级本电脑、个人数字助理(PDA)、超级移动个人计算机等)、台式计算装置、服务器或其它联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字照相机、数字视频录像机或者可穿戴计算装置。在一些实施例中，计算装置1400可以是处理数据的任何其它电子装置。

[0128] 选择的示例

[0129] 下面的段落提供了本文公开的实施例的各种示例。

[0130] 示例1提供了一种存储器单元，其包括存储节点、第一和第二晶体管以及AFE电容器。所述存储节点被配置为存储表示多个逻辑状态之一的电荷。所述第一晶体管耦合至所述存储节点并且被配置为控制所述存储节点的充电或放电(即，所述第一晶体管可以是用于对所述存储器单元进行编程或向所述存储器单元写入的存取晶体管)。所述第二晶体管耦合至所述存储节点并且被配置为感测所述存储节点上的电荷(即，所述第二晶体管可以是用于读取所述存储器单元的读取晶体管)。所述AFE电容器耦合至所述存储节点，并且包括第一电容器电极、第二电容器电极以及处于所述第一和第二电容器电极之间的AFE材料。

[0131] 示例2提供了根据示例1的存储器单元，其中，所述第一晶体管的栅极端子耦合至写入字线(WWL)(即，所述第一晶体管能够由WWL控制)。

[0132] 示例3提供了根据示例1或示例2的存储器单元，其中，所述第一晶体管的一对源极/漏极(S/D)端子中的第一S/D端子耦合至所述存储节点。

[0133] 示例4提供了根据示例3的存储器单元，其中，所述第一晶体管的第二S/D端子耦合至写入位线(WBL)。

[0134] 示例5提供了根据前述示例中的任何一者的存储器单元，其中，所述第二晶体管的栅极端子耦合至所述存储节点(即，所述第二晶体管中的电流取决于所述存储节点上的电荷)。

[0135] 示例6提供了根据前述示例中的任何一者的存储器单元，其中，所述第二晶体管的一对源极/漏极(S/D)端子中的第一S/D端子耦合至读取位线(RBL)。

[0136] 示例7提供了根据示例6的存储器单元，其中，所述第二晶体管的第二S/D端子耦合至负电源电压或者接地电源电压(电源，VSS)。

[0137] 示例8提供了根据前述示例中的任何一者的存储器单元，其中，所述AFE电容器的第一电容器电极耦合至PL。

[0138] 示例9提供了根据前述示例中的任何一者的存储器单元，其中，所述AFE电容器的第二电容器电极耦合至所述存储节点。

[0139] 示例10提供了根据示例9的存储器单元，其中，所述第二晶体管的栅极端子经由所述存储节点耦合至所述AFE电容器的第二电容器电极。类似地，所述第一晶体管的第一S/D端子可以经由所述存储节点耦合至所述AFE电容器的第二电容器电极。

[0140] 示例11提供了根据前述示例中的任何一者的存储器单元，其中，所述存储节点是可经由所述第一晶体管编程的。

[0141] 示例12提供了根据前述示例中的任何一者的存储器单元，其中，所述存储节点是可经由所述第二晶体管读取的。

[0142] 示例13提供了根据前述示例中的任何一者的存储器单元，其中，第一晶体管和第二晶体管的至少其中之一是非平面晶体管，其中，所述非平面晶体管的沟道材料的形状被设定为从基底(例如，衬底)延伸出来的鳍状物，并且所述非平面晶体管的栅极堆叠体包裹所述鳍状物的离基底最远的部分。

[0143] 示例14提供了根据前述示例中的任何一者的存储器单元，其中，所述AFE材料包括下述选项中的一者或多者：包括铪和氧的材料(例如，氧化铪)；包括铪、锆和氧的材料(例如，氧化铪锆)；掺杂有硅、铝、钇、钆、锗、铅、锆、钛、锡、锶、镧或铌中的一者或多者的包括铪和氧的材料(例如，氧化铪)。

[0144] 示例15提供了根据前述示例中的任何一者的存储器单元，其中，所述AFE材料具有的厚度处于大约0.5纳米和大约15纳米之间，包括其中的所有值和范围，例如，处于大约1纳米和大约10纳米之间。

[0145] 示例16提供了一种读取包括存储节点、读取晶体管和AFE电容器的存储器单元的方法，所述AFE电容器包括处于第一和第二电容器电极之间的AFE材料。所述方法包括：驱动耦合至所述AFE电容器的第一电容器电极的PL，以引起耦合至所述AFE电容器的第二电容器电极的存储节点上的电荷的增加；以及接下来(即，在驱动PL之后)通过感测耦合至所述读取晶体管的一对源极/漏极(S/D)端子中的第一S/D端子的读取位线(RBL)上的信号(例如，电流或电压)而读取所述存储器单元，以确定编程到所述存储器单元上的逻辑状态，其中，所述存储节点耦合至所述读取晶体管的栅极端子。

[0146] 示例17提供了根据示例16的方法，其还包括在已经读取所述存储器单元之后，将所述存储器单元编程至在驱动PL以引起所述存储节点上的电荷的增加之前被编程到所述存储器单元上的逻辑状态。因而，在已经使用改变所述存储节点上的电荷(所述电荷表示先前编程到所述存储器单元上的逻辑状态)的读取操作读取所述存储器单元之后，可以再次对所述存储器单元编程(即，重新编程)，以使所述存储节点上的电荷基本上返回至所述存储节点先前被充电至的电荷，以便将所述存储器单元编程至现在借助于所述读取操作而确定/读取的逻辑状态。

[0147] 示例18提供了根据示例17的方法，其中，所述存储器单元还包括写入晶体管，所述写入晶体管包括耦合至写入字线(WWL)的栅极端子(即，写入晶体管可由所述WWL控制)、耦合至所述存储节点的第一S/D端子、以及耦合至写入位线(WBL)的第二S/D端子，并且其中，将所述存储器单元编程至所述逻辑状态包括驱动所述WWL以导通写入晶体管，并且驱动WBL以将所述存储节点充电至对应于所述逻辑状态的电荷。

[0148] 示例19提供了根据示例18的方法，其中，所述读取晶体管和写入晶体管的至少其中之一是非平面晶体管，其中，所述非平面晶体管的沟道材料的形状被设定为从基底(例如，衬底)延伸出来的鳍状物，并且所述非平面晶体管的栅极堆叠体包裹所述鳍状物的离基底最远的部分。

[0149] 示例20提供了根据示例16-19中的任何一者的方法，其中，所述AFE材料包括下述选项中的一者或多者：包括铪和氧的材料(例如，氧化铪)；包括铪、锆和氧的材料(例如，氧化铪锆)、掺杂有硅、铝、钇、钆、锗、铅、锆、钛、锡、锶、镧或铌中的一者或多者的包括铪和氧的材料(例如，氧化铪)。

[0150] 在其它示例中，通过根据示例16-20中的任何一者的方法读取的存储器单元包括根据示例1-15中的任何一者的存储器单元。

[0151] 示例21提供了一种设备(例如，计算装置、存储器器件、处理器或者任何其它电子部件)，其包括IC管芯，所述IC管芯包括具有多个存储器单元的存储器器件。每个存储器单元包括被配置为存储表示多个逻辑状态之一的电荷的存储节点和耦合至所述存储节点的AFE电容器，所述AFE电容器包括第一电容器电极、第二电容器电极以及处于所述第一和第二电容器电极之间的AFE材料；以及耦合至所述IC管芯的其它IC元件。

[0152] 示例22提供了根据示例21的设备，其中，所述其它IC元件是内插器、电路板、柔性板或封装衬底之一。

[0153] 示例23提供了根据示例21或22的设备，其中，每个存储器单元还包括：耦合至所述存储节点并且被配置为控制所述存储节点的充电或放电的写入晶体管；以及耦合至所述存储节点并且被配置为在通过对AFE电容器施加电压脉冲而增强所述存储节点上的电荷之后感测所述存储节点上的电荷的读取晶体管。

[0154] 示例24提供了根据示例21-23中的任何一者的设备，其中，所述设备是可穿戴或手提装置。

[0155] 示例25提供了根据示例21-24中的任何一者的设备，其中，所述设备还包括一个或多个通信芯片和天线。

[0156] 在其它示例中，根据示例21-25中的任何一者的设备的每个存储器单元包括根据示例1-15中的任何一者的存储器单元，和/或是使用根据示例16-20中的任何一者的方法读取的。

[0157] 示例26提供了一种计算装置，其包括：电路板；耦合至所述电路板的处理器件；以及耦合至所述处理器件的存储器器件，其中，所述存储器器件包括被布置成阵列的多个存储器单元，每个存储器单元包括被配置为存储表示多个逻辑状态之一的电荷的存储节点、以及耦合至所述存储节点的AFE电容器，所述AFE电容器包括第一电容器电极、第二电容器电极以及处于所述第一和第二电容器电极之间的AFE材料。

[0158] 示例27提供了根据示例26的计算装置，其中，每个存储器单元还包括：耦合至所述存储节点并且被配置为控制所述存储节点的充电或放电的第一晶体管；以及耦合至所述存储节点并且被配置为感测所述存储节点上的电荷的第二晶体管。

[0159] 在其它示例中，根据示例26-27中的任何一者的计算装置的每个存储器单元包括根据示例1-15中的任何一者的存储器单元，和/或使用根据示例16-20中的任何一者的方法读取的。

[0160] 上文对所例示的本公开的实施方式的描述(包括摘要中描述的内容)并非旨在具有排他性或者使本公开局限于所公开的确切形式。尽管文中出于举例说明的目的描述了本公开的具体实施方式和示例，但是在本公开的范围内可能存在各种等价修改，如相关领域技术人员将认识到的。

[0161] 根据上文的具体实施方式可以对本公开做出这些修改。不应将下述权利要求中使用的术语解释为使本公开局限于说明书和权利要求书中所公开的具体实施方式。相反，本公开的范围将完全由下述权利要求决定，权利要求应当根据权利要求解释所确立的原则来进行解释。

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