技术领域
[0001] 本
发明是有关于一种动态
随机存取存储器技术，且特别是有关于一种
动态随机存取存储器及其制造方法。
背景技术
[0002] 动态随机存取存储器(DRAM)在随着元件发展到纳米时代后，面临到的困难愈来愈多，譬如读出裕度(sensing margin)变小。目前针对改善读出裕度的关键技术有三个，包括更大的储存电容、更小的位线间的电容量(BL capacitance,Cb)以及更小的噪声(noise)。以目前的DRAM制程来看，因为电容器彼此的距离已经不能再缩小，所以不容易通过增加储存电容方式来改善读出裕度。
[0003] 因此，亟需寻求其他方式来改善纳米时代后的DRAM的读出裕度。
发明内容
[0004] 本发明提供一种动态随机存取存储器，能改善读出裕度。
[0005] 本发明另提供一种动态随机存取存储器的制造方法，可制作出具有埋入式字线与埋入式位线的存储器。
[0006] 本发明的动态随机存取存储器，包括
硅基板、第一隔离沟渠结构、第二隔离沟渠结构、由第一隔离沟渠结构与第二隔离沟渠结构定义的有源区、位于硅基板内的埋入式字线、位于硅基板内的埋入式位线与电容器。上述第一隔离沟渠结构沿一第一方向平行排列在硅基板内，而上述第二隔离沟渠结构沿一第二方向平行排列在硅基板内。至于埋入式字线是沿所述第二方向平行排列在硅基板内，且每两个第二隔离沟渠结构之间设置有两个埋入式字线，以将每个有源区分为一个位于所述两个埋入式字线之间的位线
接触窗以及两个电容器接触窗。上述埋入式位线沿一第三方向平行排列在硅基板内，且埋入式位线位于埋入式字线上方并与有源区的位线接触窗电性连接。电容器则设置在有源区上并与电容器接触窗电性连接。在埋入式位线与硅基板之间还设有
氧化衬层。
[0007] 本发明的动态随机存取存储器的制造方法，包括在一硅基板内形成多个第一隔离沟渠结构与多个第二隔离沟渠结构，以定义出多个有源区。在每个第二隔离沟渠结构之间的硅基板内形成两个埋入式字线，以将每个有源区分为一个位于所述两个埋入式字线之间的位线接触窗以及两个电容器接触窗。在硅基板内形成横跨埋入式字线的多个位线沟渠，并暴露出部分硅基板，再于露出的硅基板的表面形成氧化衬层。然后，移除有源区的位线接触窗上的氧化衬层，再于位线沟渠内形成多个埋入式位线，其中埋入式位线与有源区的位线接触窗电性连接。在有源区上形成与电容器接触窗电性连接的多个电容器。
[0008] 基于上述，本发明通过将字线上方的位线也埋入基板内，所以电容器接触窗不会形成在位线的侧面，所以能降低电容器接触窗与位线之间的耦合电容量，且埋入式位线与硅基板之间有氧化衬层相隔，所以也能由此降低位线之间的电容量(Cb)以及降低位线和硅晶材之间的漏电。因此，本发明能改善DRAM的读出裕度。
[0009] 为让本发明的上述特征和优点能更明显易懂，下文特举
实施例，并配合所
附图式作详细说明如下。
附图说明
[0010] 图1A是依照本发明的第一实施例的一种动态随机存取存储器的俯视图。
[0011] 图1B是图1A的I-I’线段的剖面示意图。
[0012] 图1C是图1A的II-II’线段的剖面示意图。
[0013] 图2A至图2H是依照本发明的第二实施例的一种动态随机存取存储器的制造流程示意图。
[0014] 图3A至图3C是依照本发明的第三实施例的一种动态随机存取存储器的制造流程示意图。
[0015] 其中，附图标记说明如下：
[0016] 100、200：硅基板
[0017] 102、202：第一隔离沟渠结构
[0018] 104、204：第二隔离沟渠结构
[0019] 106、206：有源区
[0020] 108、208：埋入式字线
[0021] 110、238：埋入式位线
[0022] 112、252：电容器
[0023] 114、210：位线接触窗
[0024] 116、212：电容器接触窗
[0026] 120：外延层
[0027] 122、224：氧化衬层
[0028] 124、230：掺杂区
[0029] 126、127、129、214、223、240、248、300、314、318：氮化硅层[0030] 128、250：氧化层
[0031] 130、320：绝缘层
[0032] 132：导体层
[0033] 134：介电层
[0034] 200a：表面
[0035] 216、246：氧化硅层
[0037] 220、228：部位
[0038] 222：位线沟渠
[0039] 226：光致抗蚀层
[0040] 234：阻挡层
[0041] 236：金属
[0042] 242：外延层
[0043] 244、316：电容器开口
[0044] 304：开口
[0045] 306：掺磷多晶硅层
[0046] 308：金属硅化层
[0047] 310：Ti/TiN层
[0048] 312：钨层
[0049] d1、d2：距离
具体实施方式
[0050] 图1A是依照本发明的第一实施例的一种动态随机存取存储器的俯视图。图1B是图1A的I-I’线段的剖面示意图。图1C是图1A的II-II’线段的剖面示意图。
[0051] 请同时参照图1A、1B与1C，本实施例的动态随机存取存储器包括硅基板100、第一隔离沟渠结构102、第二隔离沟渠结构104、有源区106、位于硅基板100内的埋入式字线108、位于硅基板100内的埋入式位线110以及电容器112。为了清楚说明动态随机存取存储器的线路，图1A中仅显示以上构件，其他结构可见图1B和图1C的剖面图。
[0052] 在第一实施例中，第一隔离沟渠结构102沿第一方向平行排列在硅基板100内、第二隔离沟渠结构104沿第二方向平行排列在硅基板100内，其中第一方向与第二方向在本实施例是夹一锐
角θ，但本发明并不限于此。由上述第一与第二隔离沟渠结构102和104所定义的区域即有源区106。至于埋入式字线108是沿第二方向平行排列在硅基板100内，且两两第二隔离沟渠结构104之间设置有两个埋入式字线108，以将每个有源区106分为一个位于两埋入式字线108之间的位线接触窗114以及两个电容器接触窗(capacitor contact,CC)116。而埋入式位线110是沿第三方向平行排列在硅基板100内，且埋入式位线110位于埋入式字线108上方并与有源区106的位线接触窗114电性连接，譬如通过设置在埋入式位线110与位线接触窗114之间的外延层或多晶硅(poly)层118，使埋入式位线110与位线接触窗114电性相连并降低阻值。至于电容器112是设置在有源区106上并与电容器接触窗116电性连接，譬如通过设置在电容器112与电容器接触窗116之间的外延层120，使两者电性相连并降低阻值。
[0053] 请继续参照图1B和图1C，在埋入式位线110与硅基板100之间还设有氧化衬层(oxide liner)122，以隔离埋入式位线110与硅基板100并由此降低位线间的电容量(BL capacitance,Cb)。另外，在有源区106的位线接触窗114内如有掺杂区124，则有利于电性操作。在埋入式位线110与埋入式字线108之间则可利用如氮化硅层126之类的膜层来进行隔离。而在埋入式位线110上方可设置氮化硅层127来隔绝埋入式位线110和电容器接触窗116。另外，埋入式字线108与埋入式位线110一般是由金属与阻挡层构成，所以图中的埋入式字线108与埋入式位线110跟硅基板100之间都有薄氧化层128来作隔绝。举例来说，埋入式位线110可为W/TiN/Ti或W/TiN/Ti/poly的结构。文中的“/”代表“以及(and)”。另外，在薄氧化层128上可形成一层氮化硅层129，当作电容器112的图案定义时的控制层(control layer)，而电容器112通常设置在硅基底100上的绝缘层130内，并且由两层导体层132夹一层介电层134所构成，其中导体层132如为TiN(或TiN/SiGe)、介电层134如为ZAZ(即ZrO2/Al2O3/ZrO2)类的介电材料，则可适用于60nm以下的DRAM。由于位线110埋入硅基板100内，所以可降低电容器接触窗116与埋入式位线110之间的耦合电容量(coupling capacitance)。
[0054] 图2A至图2H是依照本发明的第二实施例的一种动态随机存取存储器的制造流程示意图，其中每一个图均包括多个剖面以利说明。
[0055] 请先参照图2A的(I)～(III)，其中(II)是(I)的II-II’线段的剖面、(III)是(I)的III-III’线段的剖面。先在硅基板200内形成多个第一隔离沟渠结构202与多个第二隔离沟渠结构204，以定义出多个有源区206。然后，在每个第二隔离沟渠结构204之间的硅基板200内形成两个埋入式字线208，以将每个有源区206分为一个位于埋入式字线208之间的位线接触窗210以及两个电容器接触窗212。由于埋入式字线208是位于硅基板200的表面200a下一段距离d1的
位置，所以可在埋入式字线208上填入氮化硅层214。而且为了后续要形成埋入式位线，可在定义出有源区206之后，于硅基板200全面地形成一层氧化硅层216。
[0056] 然后请参照图2B的(II)～(III)，其为延续上图的剖面示意图。在硅基板200全面地形成碳层218作为蚀刻罩幕，但本发明并不限于此。本图是用来说明如何制作出要形成埋入式位线的沟渠，所以凡是能制作出沟渠的技术均可应用于此阶段。
[0057] 接着，请参照图2C的(I)～(V)，其中(II)是(I)的II-II’线段的剖面、(III)是(I)的III-III’线段的剖面、(IV)是(I)的IV-IV’线段的剖面、(V)是(I)的V-V’线段的剖面。在
图案化氧化硅层216与图2B的碳层218后，露出预定形成沟渠的部位220，然后进行蚀刻，将部位220底下的硅基板200、第一隔离沟渠结构202、第二隔离沟渠结构204、部分氮化硅层214等移除，并停在埋入式字线208上方的部分氮化硅层214上，然后再将碳层218完全移除，以形成横跨埋入式字线208的多个位线沟渠222。此时，有部分硅基板200会暴露出来，需于露出的硅基板200的表面形成氧化衬层224，其形成方法例如
等离子体氧化或高温热氧化法。氧化衬层224将作于隔离后续形成的埋入式位线与硅基板200，以作之间的绝缘。
[0058] 然后，请参照图2D的(I)～(V)，其中(II)～(V)是分别为(I)的各线段的剖面。为了移除位线接触窗210上的氧化衬层224，可利用光致抗蚀层226遮蔽其余部位，只露出有位线接触窗210的部位228，然后利用湿式蚀刻或干式蚀刻去除位线接触窗210上的氧化层。之后可选择性地在位线接触窗210内形成含砷或磷的掺杂区230。
[0059] 随后，请参照图2E的(II)～(V)，在有源区206的位线接触窗210上可选择性地形成外延层或多晶硅层232，来降低阻值。然后，形成阻挡层234并形成金属236填满位线沟渠222，其中阻挡层234例如Ti/TiN、金属236例如钨(W)。
[0060] 之后，请参照图2F的(I)～(V)，其中(II)～(V)是分别为(I)的各线段的剖面。对上一图中形成的阻挡层234与金属236进行回蚀刻，直到其顶面低于硅基板200的表面200a一段距离d2，以于位线沟渠222内形成由阻挡层234和金属236构成的埋入式位线238，其中埋入式位线238与位线接触窗210电性连接。在此阶段即完成埋入式位线238的设置。
[0061] 接着，请参照图2G的(I)～(III)，其中(II)～(III)是分别为(I)的各线段的剖面。为了制作电容器，可先在硅基板200上沉积氮化硅层240并对其进行如化学机械
研磨(CMP)或蚀刻的制程，以于埋入式位线238上形成作为保护用的氮化硅层240，然后进行电容器接触窗的曝光与自我对准蚀刻，以去除图2F中的氧化硅层216，而露出电容器接触窗212。接着，可在电容器接触窗212表面成长外延层242之类的结构来降低阻值。
[0062] 然后，请参照图2H的(I)～(III)，其中(II)～(III)是分别为(I)的各线段的剖面。在硅基板200上先形成氧化硅层246和氮化硅层248，再沉积厚度1μm以上的氧化层250作为后续电容器制作用。之后，利用氮化硅层248作为控制层，定义出电容器开口244，然后在电容器开口244形成与电容器接触窗212电性连接的多个电容器252，其中电容器252例如由两层导体层夹一层介电层所构成。譬如用于60nm以下的DRAM的话，与电容器接触窗212(表面的外延层242)接触的导体层可用TiN、介电层可用选自ZrO2、Al2O3、HfO2所组成的群组的介电材料、最外层的导体层可用TiN再加上一层降低应
力的SiGe层，然本发明并不限于此。
[0063] 图3A至图3C是依照本发明的第三实施例的一种动态随机存取存储器的制造流程示意图，且本实施例是接续上图2F，所以部分构件与第二实施例相同。
[0064] 请参照图3A的(I)～(III)，其中(II)～(III)是分别为(I)的各线段的剖面。为了制作电容器，于埋入式位线238上形成作为保护用的氮化硅层300，然后形成露出电容器接触窗212的开口304，于电容器接触窗212上沉积掺杂磷多晶硅层306，之后CMP或回蚀刻。
[0065] 然后，请参照图3B的(II)～(III)，可选择在掺磷多晶硅层306形成金属硅化层308(如CoSi或TiSi)，然后沉积如Ti/TiN层310与钨层312的导体结构，再进行蚀刻，以保留开口304上方的导体结构。
[0066] 之后，请参照图3C的(II)～(III)，沉积氮化硅层314并进行平坦化，使其存于钨层312的两侧。接着，在硅基板200上沉积另一氮化硅层318(作为电容器蚀刻的停止层)，再沉积绝缘层320之后定义出电容器开口316，即可进行如图2H的电容器制作流程，故不再赘述。
[0067] 综上所述，在本发明的DRAM中，字线与位线均埋设于基板内部，所以电容器接触窗不会形成在位线的侧面，固可降低电容器接触窗与位线之间的耦合电容量，且埋入式位线与硅基板之间有氧化衬层相隔，所以也能由此降低位线和硅晶材之间的漏电，并进而增加DRAM的读出裕度。
[0068] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的
权利要求所界定的范围为准。
