在使与系统时钟同步而进行内部电路的控制的半导体集成电路中， 通过每隔一时钟周期使一定的电路动作来控制内部电路全体。近来，由于 半导体集成电路的高集成化和高功能化，随着芯片尺寸增大和工作频率由 于高速化引起的时钟周期的缩短，缩短时钟路径内的延迟时间差就成了重 要问题。
对于这样的问题，在例如特开平9-258841号公报中公开了 设置到时钟源的往返的时钟配线、将该时钟配线分为往路和返路、使用往 路和返路的2条配线、检测配线延迟而进行时钟的调整的时钟供给方法。 公开了具备具有分别与往路的第1位置和返路的位于第1位置的指定附 近处的第2位置连接的第1、第2输入端子并从第1、第2输入端子检测 往路和返路的延迟而输出其平均的接收器的结构。
即，在上述特开平9-258841号公报中，例如，如图22所 示的那样，将往路111的A点和返路112的H点作为输入，A点通过可 变延迟线171和可变延迟线172输入相位检测电路181的一端，H点 输入相位检测电路181的另一端，根据相位检测电路181的相位比较结 果可变地控制可变延迟线171、172的延迟时间而进行相位调整，从可 变延迟线171、172的连接点得到接收器的输出L。
从时钟传输路径的往路111的A点到折返点113的延迟时间是 a，所以，从A点到H点的延迟时间为2a，如果取A点和H点的延迟时 间的平均，就是其平均的值a，另外，从时钟传输线的往路111的B点 到折返点113的延迟时间为b、从B点到G点的延迟时间为2b，从输 入端到B点的延迟时间(a-b)与从输入端到G点的延迟时间((a- b)+2b)之和为
    {(a-b)+(a-b)+2b}＝2a
如果取其平均，则该值为a，这样，便可与时钟传输路径的位置无 关地得到相位一致的时钟信号。
这样，上述特开平9-258841号公报所述的现有的方法，是 通过使时钟通路折返而取其往返路径的中间的延迟时间来调整时钟路径 内的可变延迟线的延迟量的。
作为该调整方法，通常可以使用由相位检测电路检测相位差并根据 该检测的相位差来改变可变延迟线的延迟量的相位同步环(Phase Locked Loop：PLL)、延迟锁定环(Delay Lock Loop：DLL)等反馈电路 结构。
但是，由于PLL或DLL构成反馈电路，所以，在时钟达到稳定 之前，需要数百个循环到数千个循环的长的周期。
另外，相位比较器和延迟电路串等需要多个，从而电路规模将增大。

因此，本发明就是鉴于上述问题而提案的，目的旨在提供在消除时 钟传输线全体的延迟差的电路中与使用PLL电路或DLL电路的情况 相比可以在短时间内消除延迟差的时钟控制电路和方法。
本发明的其他目的旨在提供通过不要相位比较器而抑制电路规模增 大的时钟控制电路和方法。
本发明1提供的时钟控制电路，特征如下：
具有将输入时钟从一端输入而折返的时钟传输路径的往路上的第1 位置和与所述往路的所述第1位置对应的返路上的第2位置的时钟作为 输入而输出与均等地2等分这2个时钟的时间差的时间对应的延迟时间 的信号的时间平均化电路。
本发明2的时钟控制电路(a)具有将输入时钟从一端输入并折返的传输 路径，分支为第1、第2路径的往路后在与所述一端相对的另一端侧折 返，所述折返的第1、第2路径的返路分别沿所述第2、第1的路径的往 路配置的时钟传输路径，(b)具有输入所述第1路径的往路上的第1位置 和与所述往路的所述第1位置对应的所述第2路径的返路的第2位置的 时钟而输出与将这些时钟的时间差均等地2等分的时间对应的延迟时间 的信号的时间平均化电路。
在本发明3中，具有将输入时钟分频的分频电路、将从一端输入由所 述分频电路分频后的时钟而折返的时钟传输路径的往路上的第1位置和 由所述往路的所述第1位置对应的返路的第2位置的时钟作为输入而输 出与将这些时钟的时间差均等地等割的时间对应的延迟时间的信号的时 间平均化电路，和将所述时间平均化电路的输出信号倍增而输出的倍增电 路。
在上述的时钟控制电路中，所述时间平均化电路具有串联连接在第1 电源与内部节点之间的第1输入信号输入控制端子并在所述第1输入信 号为第1值时截止的多个第1开关元件，和串联连接在所述内部节点与第 2电源之间的第1输入信 号输入控制端子并在所述第1输入信号为第1值时导通的多个第2开关 元件，和串联连接在所述第1电源与所述内部节点之间的所述第1输入信 号输入控制端子并在所述第1输入信号为第1值时截止的第3开关元件 和第2输入信号输入控制端子并在所述第2输入信号为第1值时截止的 第4开关元件，和串联连接在所述内部节点与所述第2电源之间的所述第 1输入信号输入控制端子并在所述第输入信号为第1值时导通的第5开 关元件和所述第2输入信号输入控制端子并在所述第2输入信号为第1 值时导通的第6开关元件，以及根据所述内部节点的电位和阈值的大小决 定输出逻辑值的反相电路。
附图说明。
本发明中，所谓“折返”是倒转信号的传输路径的意思。
下面简要说明附图及符号。
图1是表示本发明的一个实施例的结构的图。
图2是表示本发明的一个实施例的动作的时间图。
图3是表示本发明的一个实施例的时间平均化电路的结构的图。
图4是用于说明本发明的一个实施例的时间平均化电路的动作的 图。
图5是表示本发明实施例2的结构的图。
图6是表示本发明的一个实施例的时间平均化电路的结构的一例的 图。
图7是表示本发明的一个实施例的时间平均化电路的结构的一例的 图。
图8是表示本发明的一个实施例的时间平均化电路的结构的一例的 图。
图9是表示本发明实施例3的结构的图。
图10是表示本发明实施例3的动作的时间图。
图11是表示本发明实施例3的倍增电路的结构的一例的图。
图12是表示图11所示的多相时钟倍增电路的结构的一例的图。
图13是表示4相时钟倍增电路的结构的一例的图。
图14是表示4相时钟倍增电路的动作的时间图。
图15是表示图13的4相时钟倍增电路的时间差分割电路 208、209的结构的一例的图。
图16是表示本发明实施例4的结构的图。
图17是表示本发明实施例4的带分割功能的时间平均化电路的结 构的图。
图18是表示本发明实施例4的动作的时间图。
图19是表示本发明实施例5的结构的图。
图20是表示本发明实施例5的动作的时间图。
图21是表示本发明实施例5的结构的图。
图22是表示现有的时钟控制电路的结构的一例的图。
其中：
1-时钟；2-分频器；3-多相时钟；4a-时间差分割电路；4b-多 重化电路；5-多相时钟倍增电路；6-周期检测电路；7-控制信号；8 -时钟合成电路；10-时间平均化电路；11-时钟；12-缓冲电路；13 -时钟；14-分频电路；15-倍增电路；16-合成电路；17-可变延迟线； 18-相位比较电路；100-带分频功能的时间平均化电路；101-分频电 路；110-时间差平均化电路；102-时间平均化电路；111、114-时钟传 输路径；112-缓冲电路；113-缓冲电路；201-1/4分频器；202-4相 时钟倍增电路；203-时钟合成电路；204-周期检测电路；208～215-时 间差分割电路；216～223-脉冲修正电路；224～227-多重化电路。

下面，说明本发明的实施方式。本发明在其理想的一种实施方式中， 如图1所示，具有将把输入时钟从一端输入而折返的时钟传输路径的往路 111上的第1位置(A、B、C、D)和与往路111的上述第1位置(A、 B、C、D)对应的返路112上的第2位置(H、G、F、E)的时钟 作为输入并将这些时钟的时间差求平均而输出的时间平均化电路 (101、102、103、104)。第1位置的上述时钟传输路径的折返 点(113)的延迟时间和上述时钟传输路径的折返点(113)与上述第 2位置间的延迟时间分别相互相等。
在本发明的一种实施方式中，作为时间平均化电路，对于输入2个 时钟的第1、第2输入端，在同时输入上述2个时钟中快速迁移的一方的 时钟时，将输出信号以把与均等地将上述2个时钟的时间差(T)均等地 2等分的时间(T/2)相当的延迟时间与输出信号输出之前的延迟时间 (Cons)相加后的延迟时间而输出，即，本发明不使用PLL或 DLL，作为时间平均化电路，采用根据输入的2个时钟中快速迁移的一 方的时钟将内部节点充电或放电、然后根据比上述时钟落后全体的其他时 钟和上述时钟将上述内部节点充电或放电的结构，并且采用具有上述内部 节点与输入端连接的在上述内部节点电压超过或低于阈值电压时就改变 输出逻辑值的反相型或正相型的缓冲电路的结构。
本发明在其理想的一个实施方式中，如图5所示，将输入时钟从时 钟传输路径的一端输入并分支为第1、第2路径的往路(11A、11B) 后在与上述一端相对的另一端侧折返、而上述折返的第1、第2路径的返 路(11C、11D)分别沿第1、第2路径的往路(11B、11A) 设置，具有将上述第1路径的往路(11A)上的第1位置(A、B)和 与上述往路的上述位置对应的上述第2路径的返路(11D)的第2位置 (H、G)的时钟作为输入并将这些时钟的时间差求平均而输出的时间平 均化电路(101、102)和将第2路径的往路(11B)上的第3位置 (E、F)和与上述往路的上述位置对应的上述第2路径的返路(11C) 的第4位置(D、C)的时钟作为输入并将这些时钟的时间差求平均而输 出的时间平均化电路(104、103)。
本发明在其理想的一种实施方式中，如图9所示，具有将输入时钟 分频的分频电路(14)，并且具有将把用分频电路(14)分频后的时 钟从一端输入而折返的时钟传输路径的往路上的第1位置(A、B、C、 D)和与上述往路的上述位置对应的返路的第2位置(H、G、F、E) 的时钟作为输入并将这些时钟的时间差求平均而输出的时间平均化电路 (101、102、103、104)和分别将时间平均化电路(101、 102、103、104)的输出倍增的倍增电路(151、152、153、 154)。
本发明在其理想的一个实施方式中，如图16所示，具有将把输入 数从一端输入而折返的时钟传输路径的往路(111)上的第1位置(A、 B、C、D)和与上述往路的上述位置对应的返路的第2位置(H、G、 F、E)的2个时钟作为输入的带分频功能的时间平均化电路(1001 1002、1003、1004)和将分别从带分频功能的时间平均化电路 (1001、1002、1003、1004)输出的分频输出信号(L1～ L4、K1～K4、J1～J4、I1～I4)合成为1个输出信号的合 成电路(161、162、163、164)。
带分频功能的时间平均化电路具有将2个时钟分频并输出相位相互 不同的多相的分频时钟的第1及第2分频电路(1011、1012)、输 入第1及第2分频电路(1011、1012)对应的相位的2个分频时钟 并输出及时间差求平均后的信号的多个时间平均化电路(1021、 1022、1023、1024)和将多个时间平均化电路(1021、 1022、1023、1024)的输出(L1、L2、L3、L4)合成 为1个信号而输出的合成电路(16)。
本发明在其理想的一种实施方式中，如图19所示，具有将输入时 钟分频并输出相位相互不同的多相的分频时钟的分频电路(14A)、对 于将从分频电路(14A)输出的多相的分频时钟从一端输入而折返的多 个时钟传输路径(11-1～11-4)将往路上的某一位置和与上述往 路的上述位置对应的返路的位置的2个时钟作为输入的多个时间平均化 电路(4个TM)和将多个时间平均化电路(4个TM)的输出合成为1 个信号而输出的合成电路(16)。
本发明在其理想的一种实施方式中，如图21所示，具有将把输入 时钟从一端输入而折返的第1时钟传输路径(111)的往路上的第1位 置(A、B、C、D)和与上述往路的上述位置对应的返路的第2位置(H、 G、F、E)的2个时钟作为输入的时间平均化电路(1101～1104) 和将把从时间平均化电路(1101)输出的时钟从一端输入而折返的第 2时钟传输路径(1141)的往路上的某一位置和与上述往路的上述位 置对应的返路的位置的2个时钟作为输入的时间平均化电路(1201～ 1204)。
此外，还具有将把从时间平均化电路(1102)输出的时钟从一端 输入而折返的第2时钟传输路径(1142)的往路上的某一位置和与上 述往路的上述位置对应的返路的位置的2个时钟作为输入的时间平均化 电路(1211～1214)、将把从时间平均化电路(1103)输出的 时钟从一端输入而折返的第2时钟传输路径(1143)的往路上的某一 位置和与上述往路的上述位置对应的返路的位置的2个时钟作为输入的 时间平均化电路(1221～1224)和将把时间平均化电路(1104) 输出的时钟从一端输入而折返的第2时钟传输路径(1144)的往路上 的某一位置和与上述往路的上述位置对应的返路的位置的2个时钟作为 输入的时间平均化电路(1231～1234)。这些时间平均化电路的输 出信号在半导体集成电路(或印刷电路板)的2维平面上，排列为例如网 格状。
下面，说明时间平均化电路的结构。在本发明的一个实施方式中，作 为将折返型的时钟传输电路的往路和返路的2点的时钟作为输入的时间 平均化电路，如图3所示，具有在第1电源(VCC)与牛鼻节点(N1) 间并联连接的在第1输入(IN1)和第2输入(IN2)分别为第1值 时导通而为第2值截止的第1及第2开关元件(MP1、MP2)、连接 在内部节点(N1)与第2电源(GND)之间的将以上述第1输入信号 和上述第2输入信号作为输入的逻辑电路(NOR1)的输出输入控制端 子并在上述第1输入信号和上述第2输入信号为上述第2值时成为导通 状态的第3开关元件(MN1)、连接在内部节点(N1)与第2电源 (GND)之间的电容(C)和根据内部节点(N1)的电位和阈值的大 小决定输出逻辑值的缓冲电路(BUF)。
在本发明的一种实施方式中，作为时间平均化电路，如图6所示， 具有在第1电源(VCC)与内部节点(N52)之间串联连接的第1输 入信号(IN1)输入控制端子并在第1输入信号(IN1)为第1值时 截止的多个第1开关元件(MP51、MP52)、在内部节点(N52) 与第2电源(GND)之间串联连接的第1输入信号(IN1)输入控制 端子并在上述第1输入信号(IN1)为第1值导通的多个第2开关元件 (MN51、MN52)、在第1电源与上述内部节点(N52)之间串 联连接的上述第1输入信号(IN1)输入控制端子并在上述第1输入信 号(IN1)为第1值时截止的第3开关元件(MP53)、第2输入信 号(IN2)输入控制端子并在上述第2输入信号(IN2)为第1值时 截止的第4开关元件(MP54)、在内部节点(N52)与第2电源之 间串联连接的上述第1输入信号(IN1)输入控制端子并在上述第1输 入信号为第1值时导通的第5开关元件(MN54)和上述第2输入信号 输入控制端子并在上述第2输入信号为第1值时导通的第6开关元件 (MN53)以及根据内部节点(N52)的电位和阈值的大小决定输出 逻辑值的反相电路(INV51)。上述第2输入信号输入控制端子的开 关元件(MP55、MP56)与上述第1电源连接，上述第2输入信号 输入控制端子的开关元件(MN55、MN56)与上述第2电源侧连接， 将成为上述第1及第2输入信号的负载的开关元件采用相同的个数。
在本发明的一种实施方式中，作为时间平均化电路，如图7所示， 具有连接在第1电源(VCC)与第1内部节点(N71)之间的第1开 关元件(MP61)、从输入端输入第1及第2输入信号(IN1、 IN2)而输出端与第1开关元件(MP61)的控制端子连接的并在上 述第1及第2输入信号都为第1值时使上述第1开关元件导通的第1逻 辑电路(NAND61)、在上述第1内部节点(N71)与第2电源(G ND)之间串联连接的并在上述第1输入信号为第1/第2值时截止/导 通的第2开关元件(MN61)、输出信号(OUT)的值为上述第1/ 第2值时导通/截止的第3开关元件(MN62)、在第1内部节点(N 71)与上述第2电源之间串联连接的并在上述第2输入信号为第1/第 2值时截止/导通的第4开关元件(MN63)和输出信号(OUT)的 值为第1/第2值时导通/截止的第5开关元件(MN64)，此外还具 有连接在第1电源与第3内部节点(N73)之间的将上述第1内部节点 (N71)与控制端子连接的第6开关元件(MP66)。
另外，还具有连接在第2电源(GND)与第2内部节点(N72) 之间的第7开关元件(MN65)、输入第1及第2输入信号(IN1、 IN2)而输出端与第7开关元件(MN65)的控制端子连接的并在上 述第1及第2输入信号(IN1、IN2)都为第2值时使上述第7开关 元件(MN65)导通的第2逻辑电路(NOR61)、连接在第2内部 节点(N72)与第1电源(VCC)之间的并在上述第1输入信号为第 1/第2值时导通/截止的第8开关元件(MP64)、在输出信号 (OUT)的值为上述第1/第2值时截止/导通的第9开关元件(MP 62)、连接在上述第2内部节点(N72)与第1电源(VCC)之间 的并在上述第2输入信号为第1/第2值时导通/截止的第10开关元 件(MP65)、在输出信号(OUT)的值为上述第1/第2值时截止 /导通的第11开关元件和连接在上述第2电源与上述第3内部节点之 间的将上述第2内部节点与控制端子连接的第12开关元件(MP63) 以及将上述第3内部节点与输入端连接并根据上述第3内部节点的电位 和阈值的大小决定输出逻辑值的反相电路(INV65)，输出信号从上 述反相电路的输出端输出。此外，还具有根据上述第1及第2输入信号 (IN1、IN2)控制由上述第3开关元件(MN65)与上述第5开 关元件(MN64)构成的第1开关元件对和由上述第9开关元件(MP 62)与上述第11开关元件(MP63)构成的第2开关元件对的通/ 断的电路单元。
作为上述电路单元，具有例如生成由上述第1及第2输入信号 (IN1、IN2)规定的输出信号的正相信号的缓冲电路(INV67、 INV66)，缓冲电路的输出与上述第3开关元件(MN65)、上述 第5开关元件(MN64)、上述第9开关元件(MP62)及上述第 11开关元件(MP63)的控制端子共同连接。
在本发明的一种实施方式中，作为将折返型的时钟传输路径的往路 和返路的2点的时钟作为输入的时间平均化电路，如图8所示，具有连接 在第1电源与第1内部节点(N81)之间的第1开关元件(MP71)、 从输入端输入第1及第2输入信号(IN1、IN2)而输出端与上述第 1开关元件的控制端子连接的并在上述第1及第2输入信号都为第1值 时使上述第1开关元件(MP71)导通的第1逻辑电路(NAND71) 和连接在第1内部节点(N81)与第2电源之间的第2、第3开关元件 (MN71、MN72)，第2开关元件(MN71)并上述第1输入信 号(IN1)为第1值/第2值时截止/导通，另外，还具有连接在第1 内部节点(N81)与上述第2电源之间的第4、第5开关元件(MN 73、MN74)，第4开关元件(MN73)在上述第2输入信号为第 1/第2值截止/导通。此外，还具有连接在第1电源与第3内部节点(N 83)之间的将上述第1内部节点(N81)与控制端子连接的第6开关 元件(MP76)。
此外，还具有连接在第2电源(GND)与第2内部节点(N82) 之间的第7开关元件(MN75)、输入上述第1及第2输入信号(IN 1、IN2)而输出端与上述第7开关元件(MN75)的控制端子连接 的并在上述第1及第2输入信号都为第2值时使第7开关元件(MN7 5)导通的第2逻辑电路(NOR71)和连接在第2内部节点(N82) 与第1电源之间的第2开关元件及第9开关元件(MP74、MP72)， 上述第8开关元件(MP74)在第1输入信号(IN1)为第1/第2 值时导通/截止，另外，还具有连接在第2内部节点(N82)与上述第 1电源之间的第10开关元件及第11开关元件(MP75、MP73)， 上述第10开关元件(MP75)在上述第2输入信号为第1/第2值时 导通/截止，此外，还具有连接在上述第2电源与上述第3内部节点(N 83)之间的将上述第2内部节点与控制端子连接的第12开关元件(M N76)和将上述第3内部节点与输入端连接并根据上述第3内部节点 (N83)的电位和阈值的大小决定输出逻辑值的反相电路(INV7 5)。
第1逻辑电路(NAND71)的输出与第9开关元件及第11开 关元件(MP72、MP73)的控制端子共同连接，第2逻辑电路(N OR71)的输出与第3开关元件及第5开关元件(MN72、MN73) 的控制端子共同连接。
在本发明的一种实施方式中，作为将时间平均化电路(101、10 2、103、104)的输出时钟倍增的倍增电路(151、152、153、 154)，例如，如图11所示，具有将时钟分频而生成多相时钟的分频 器(2)、检测时钟的周期的周期检测电路(6)、将分频器(2)的时 钟输出作为输入而生成将上述时钟倍增的多相时钟的多相时钟倍增电路 (5)和时钟合成电路(8)，上述多相时钟倍增电路具有输出将2个输 入的时间差分割后的信号的多个时间差分割电路(4a)和使2个时间差 分割电路的输出叠加的多个多重化电路(4b)，上述多个时间差分割电 路进而具有将相同相的时钟作为输入的时间差分割电路和将相邻相的2 个时钟作为输入的时间差分割电路。
在本发明的一种实施方式中，如图13所示，上述多相时钟倍增电 路具有输入n相的时钟(第1～第n时钟)而输出将2个输入的时间差分 割后的信号的2n个时间差分割电路，第2I-1个(1≤I≤n)时间 差分割电路(208、210、212、214)作为上述2个输入而将 第I个相同时钟作为输入，第2I个(1≤I≤n)时间差分割电路(2 09、211、213、215)将第I个时钟和第(I+1modn) 个(I+1modn是用n除I+1的余数(以n为除数的运算))时 钟作为输入，此外，还具有将第J个(1≤J≤2n)时间差分割电路的 输出和第(J+2modn)个(J+2modn是用n除J+2的 余数)时间差分割电路的输出作为输入的2n个脉冲宽度修正电路(21 6～223)和将第K个(1≤K≤n)脉冲宽度修正电路的输出和第(K +n)个脉冲宽度修正电路的输出作为输入的n个多重化电路(224～ 227)。
在本发明的一种实施方式中，如图15所示，时间差分割电路具有 将第1及第2输入信号作为输入并在第1及第2输入信号为第1值时将 内部节点设定为第1电源的电位的逻辑电路(NOR14)和根据作为上 述逻辑电路的输出的内部节点的电位和阈值的大小改变输出逻辑值的缓 冲电路或反相电路(INV15)，多条串联连接在上述内部节点与第2 电源之间的开关元件和电容相互并联连接(MN51和CAP51、MN 52和CAP52、MN53和CAP53)，由输入到上述开关元件的 控制端子上的周期控制信号决定附加到上述内部节点上的电容。
在半导体集成电路装置中具有本发明实施例的时钟控制电路，通过 将时钟供给时钟同步型电路，可以供给经过时钟传输路径后相位整齐的时 钟。
实施例
下面，参照附图说明本发明的实施例。
图1是表示本发明的一个实施例的结构的图。如图1所示，在本发 明的一个实施例中，通过使时钟传输路径折返而取该往返的路径的中间的 时间，在调整时钟路径内的延迟的电路中，具有将时钟信号的各脉冲间的 时间差求平均的时间平均化电路。
在时钟传输路径的往路111上，取
从A点到折返点113的延迟时间a、
从B点到折返点113的延迟时间b、
从C点到折返点113的延迟时间c、
从D点到折返点113的延迟时间d，
在时钟传输路径的返路112上，取
从E点到折返点113的延迟时间d、
从F点到折返点113的延迟时间c、
从G点到折返点113的延迟时间b、
从H点到折返点113的延迟时间a。
从输入缓冲器12输入时钟传输路径的往路111的时钟在折返点 113折返，在返路112上传输，A点和H点的2个时钟信号输入时间平 均化电路101，输出2个时间差的平均的延迟时间的输出信号L；B点 和G点的2个时钟信号输入时间平均化电路102，输出2个时间差的平 均的延迟时间的输出信号K；C点和F点的2个时钟信号输入时间平均化 电路103，输出2个时间差的平均的延迟时间的输出信号J；D点和E 点的2个时钟信号输入时间平均化电路104，输出2个时间差的平均的 延迟时间的输出信号I。
图2是表示图1所示的本发明的一个实施例的基本动作的时间图。 如图1所示，时钟传输路径折返地配置，往路的路径111的各点A、B、 C、D和返路的路径112的各点E、F、G、H分别相邻的时钟输出输 入时间平均化电路101～104，在具有2个时钟的时间差的中间值的成 分的时刻从时间平均化电路101～104输出。
各相邻点A-H、B-G、C-F、D-E的时间差(2a、2b、 2c、2d)的中间值恰好与折返点113的时间相等，所以，各时间平 均化电路1的输出时刻就是I、J、K、L相等的时刻的输出。
即，在图2中，时间平均化电路101的输出L的前沿的时刻相对于 点A的时钟的前沿，相邻点A-H的时间差(2a)的平均值为(一定延 迟时间Cons)+(2a/2)＝Cons+a。一定延迟时间Con s是时间平均化电路101～104等固有的传输延迟时间。更详细而言， 一定延迟时间Cons就是从将同一信号输入时间平均化电路的2个输 入到输出信号输出为止的传输延迟时间。
从相邻点B-G输入时钟的时间平均化电路102的输出K在(一定 延迟时间Cons)+(2b/2)与到相邻点B为止的延迟时间(a- b)相加的延迟时间后上升，从A点的时钟的前沿时刻开始到Cons+ a后上升。时间平均化电路103的输出J、时间平均化电路104的输出 I也从A点的时钟的前沿时刻开始到Cons+a后上升，从而信号I、 J、K、L的前沿时刻一致。
图3和图4是用于说明本发明的一个实施例的时间平均化电路10 的原理的图。时间平均化电路是在输出与按指定比a将输入的2个信号的 时间差进行内分的延迟时间对应的输出信号的时间差分割电路(也称为 「内插器」)中将内分比a取为0.5、将时间差均等地分割而输出的电 路。图1所示的时间平均化电路由时间差分割电路构成。
如图3(a)所示，时间差分割电路(TMD)由分别将输入信号 IN1及IN2反相而输出的反相器INV1及INV2、源极与电源V CC连接而栅极与反相器INV1及INV2的输出连接并且漏极与内 部节点N1连接的P沟道MOS晶体管MP1及MP2、将内部节点N1 与输入端连接的并在内部节点N1的电位超过或低于阈值电压时就改变 其输出漏极值的缓冲电路BUF、将输入信号IN1及IN2作为输入并 输出NOR运算结果的NOR电路NOR1、漏极与内部节点N1连接而 源极与地电位GND连接并且栅极与NOR电路NOR1的输出端连接 的N沟道MOS晶体管MN1和连接在内部节点N31与地之间的电容 器C构成。
这里，时间差分割电路(TMD)示于图3(b)所示的框图。如 前所述，时间平均化电路将时间差分割电路的内分比取为0.5，输出与 将输入信号的时间差求平均后的延迟时间对应的输出信号。
如图4(c)所示，在3个时间差分割电路(TMD)中，同一输 入信号IN1输入其2个输入端，而输出输出信号OUT1，输入信号I N1及IN2输入第2时间差分割电路(TMD)，而输出输出信号OU T2，同一输入信号IN2输入第3时间差分割电路(TMD)的2个输 入端，而输出输出信号OUT3。其中，输入输入信号IN1及IN2而 输出输出信号OUT2的第2时间差分割电路(TMD)与图3(a)的 结构对应。对于具有图4(c)所示的第1～第3时间差分割电路(TM D)的电路结构，可以参照例如图13(a)所示的结构。
如图4(d)所示，在输入信号IN1与输入信号IN2之间有时 间差(T)，第1时间差分割电路(TMD)输出延迟时间t1的输出信 号OUT1，第3时间差分割电路(TMD)输出延迟时间t3的输出信 号OUT3，第2时间差分割电路(TMD)输出延迟时间t2的输出信 号OUT2，延迟时间t2为将延迟时间t1和t3分割(内分)后的值。
再参照图3(a)，在输入信号IN1及IN2为低电平时，NO R电路NOR1的输出成为高电平，N沟道MOS晶体管MN1导通，节 点N1的电位成为地电位，缓冲电路BUF的输出成为低电平。
设缓冲电路BUF的输出反相为高电平的阈值电压为V时，在图3 (a)中，同一输入信号IN1输入2个输入端子IN1及IN2时，在 输入信号IN1的前沿时刻，反相器INV1及INV2的输出成为低电 平，P沟道MOS晶体管MP1及MP2打破导通，N沟道MOS晶体管 MN1截止，由漏极电流i1及i2向节点N1充电，设达到缓冲电路B UF的阈值为止充电所需要的节点N1的电荷为CV(C是电容量值，V 是电压)时，则有
    t1＝CV/(i1+i2)
在图3(a)中，在输入信号IN1及IN2(从输入信号IN1 开始延迟时间T后上升)输入2个输入端子IN1及IN2时(图4 (c))，在输入信号IN1的前沿时刻，反相器INV1的输出出去低 电平，仅P沟道MOS晶体管MP1导通，N沟道MOS晶体管MN1截 止，由漏极电流i1向节点N1充电时间T，(节点N1的电荷i1T)， 然后，在输入信号IN2的前沿时刻，反相器INV2的输出成为低电 平，P沟道MOS晶体管MP1和P沟道MOS晶体管MP2都成为导通 状态，N沟道MOS晶体管MN1截止，由漏极电流i1+i2向节点N 1充电，设达到缓冲电路BUF的阈值为止充电所需要的节点N1的电荷 为CV(C是电容量值，V是电压)时，则有
    t2＝T+(CV-i1T)/(i1+i2)
      ＝T+CV/(i1+i2)-i1T/(i1+i2)
      ＝T(i2/(i1+i2))+t1
在P沟道MOS晶体管MP1及MP2的漏极电流i1、i2相等 时，则有
    t2＝(1/2)T+t1
另外，在图3(a)中，在同一输入信号IN2(从输入信号IN 1开始延迟时间T)输入2个输入端子IN1及IN2时，则有
    t3＝T+CV/(i1+i2)
这样，通过首先由输入输入信号IN1的P沟道MOS晶体管MP 1在时间T(2个时钟时钟的时间差)期间向图3(a)所示的时间差分 割电路的内部节点N1的电容C充电，然后与输入输入信号IN2的P沟 道MOS晶体管MP2一起2个P沟道MOS晶体管进行充电，与从开始 输入同一输入信号IN1后由2个P沟道MOS晶体管MP1及MP2 进行充电的情况相比，从时间t1开始发生T/2的时间差(输入信号I N1与IN2的时间差T的平均值)。
因此，将该时间差分割电路称为「时间平均化电路」。
按照本发明，不使用PLL电路或DLL电路，就可以将时钟路径 11上的延迟时间差抑制小。
在时间平均化电路中，将先迁移的时钟与后迁移的时钟的时间差分 割为1/2而输出将时间差求平均后的信号时，可以通过使图3(a)的 P沟道MOS晶体管MP1、MP2的导通电流(漏极电流)i1、i2 相等而实现。这时，通过将图3(a)的P沟道MOS晶体管MP1、M P2的导通电流(漏极电流)i1、i2之比设定为例如m∶1(M＞1) 等，可以得到将按任意的内分比分割2个时钟的时间差的时间作为延迟时 间的输出信号。在本发明中，作为输入时钟传输路径的往路和返路的2点 的2个时钟的时间平均化电路，也可以使用这样的时间差分割电路。这 样，就可以和往路的第1位置与折返点间的延迟时间和折返点与返路的第 2位置间的延迟时间不相等的情况等对应，从而可以使从时间差分割电路 输出的各时钟的相位一致。
图5是表示本发明实施例2的结构的图。在本发明的实施例2中， 时钟路径11采用圆形的配置，使折返点与时钟通路的往路的始点相等。 输入缓冲器12的输出在时钟传输路径中分支，分支为A、B、C、D的 路径和E、F、G、H的路径，成为相邻点的A点和H点的2各时钟信号 输入时间平均化电路101，输出2个时间差的平均的延迟时间的输出信 号L，B点和G点的2个时钟信号输入时间平均化电路102，输出2个 时间差的平均的延迟时间的输出信号K，C点和F点的2个时钟信号输入 时间平均化电路103，率2个时间差的平均的延迟时间的J，D点和E 点的2个时钟信号输入时间平均化电路104，输出2个时间差的平均的 延迟时间的输出信号I。图5中，2个分支路径在折返点相互交叉，不交 叉处，将2个分支路径相互平行(反平行)延伸，也能达到同样的效果。 但是，图5所示的方式是关于时钟通路的输入点(分支点)与交叉点连接 线，具有可对称构成的优点。
在参照图1说明的上述实施例(实施例1)中，基本上是沿在1个 轴方向延伸的时钟传输路径的往返路111、112配置多个时间平均化电 路101～104，但是，在本发明的实施例2中，是沿相互分离地相对配 置的时钟传输路径的往返路11A、11D和往返路11B、11C的周边设 置多个时间平均化电路101～104，从而扩大了在芯片内可以配置时间 平均化电路的区域。
在本发明的实施例2中，作为时间平均化电路10，可以使用例如 以下说明的图6、图7、图8的结构。图6～图8所示的任一时间平均化 电路的结构都是求时钟信号的前沿和后沿的时间的平均的结构。另一方 面，图3(a)所示的时间平均化电路采用输出由将2个时钟信号的前沿 的时间差均等地分割的延迟时间所规定的前沿信号的结构。图6～图8所 示的任一时间平均化电路也非常适合于向使用时钟信号的前沿和后沿而 动作的电路供给时钟的结构。
下面，说明图6所示的时间平均化电路。
如图6所示，具有源极与电源VCC连接的P沟道MOS晶体管M P51、源极与P沟道MOS晶体管MP51的漏极连接的P沟道MOS 晶体管MP52、漏极与P沟道MOS晶体管MP52的漏极连接的N沟 道MOS晶体管MN51和漏极与N沟道MOS晶体管MN51的源极 连接而源极与地电位连接的N沟道MOS晶体管MN52，P沟道MOS 晶体管MP51及MP52和N沟道MOS晶体管MN51及MN52 的栅极共同与输入端子IN1连接。
此外，还具有源极与电源VCC连接的P沟道MOS晶体管MP5 3、源极与P沟道MOS晶体管MP53的漏极连接的P沟道MOS晶体 管MP54、漏极与P沟道MOS晶体管MP54的漏极连接的N沟道M OS晶体管MN53和漏极与N沟道MOS晶体管MN53的源极连接 而源极与地连接的N沟道MOS晶体管MN54，P沟道MOS晶体管M P53和N沟道MOS晶体管MN54的栅极共同与输入端子IN1连 接，P沟道MOS晶体管MP54和N沟道MOS晶体管MN53的栅极 共同与输入端子IN2连接。
此外，还具有源极与电源VCC连接的P沟道MOS晶体管MP5 5、源极与P沟道MOS晶体管MP55的漏极连接而漏极与电源VCC 连接的P沟道MOS晶体管MP56、源极与地连接的N沟道MOS晶体 管MN56和源极与N沟道MOS晶体管MN56的漏极连接而漏极与 地连接的N沟道MOS晶体管MN56，P沟道MOS晶体管MP55和 P沟道MOS晶体管MP56的栅极共同与输入端子IN2连接，N沟道 MOS晶体管MN55和N沟道MOS晶体管MN56的栅极也与输入 端子IN2连接。
P沟道MOS晶体管MP52与N沟道MOS晶体管MN51的连 接点与反相器INV51的输入端连接，P沟道MOS晶体管MP54与 N沟道MOS晶体管MN53的连接点与反相器INV51的输入端连 接，反相器INV51的输出端与输出端子OUT连接。
栅极与输入端子IN2连接的P沟道MOS晶体管MP55及MP 56和N沟道MOS晶体管MN55及MN56是为了使输入信号IN 1与输入信号IN2的负载相同而设置的电路。
下面，说明图6所示的时间平均化电路的动作。在输入信号IN1 从低电平上升为高电平时，节点N51的电荷从成为导通状态的N沟道M OS晶体管MN51及MN52的通路放电，在延迟时间T的输入信号I N2从低电平上升为高电平时，节点N51的电荷通过2个路径的N沟道 MOS晶体管(N沟道MOS晶体管MN51及MN52和N沟道MOS 晶体管MN53及MN54)放电，如前所述，作为输出信号，输出与将 输入信号IN1和IN2的时间差T求平均的延迟时间对应的前沿信 号。
在输入信号IN1从高电平降低为低电平时，节点N51的电荷从 成为导通状态的P沟道MOS晶体管MP51和MP52的通路充电，在 落后时间T的输入信号IN2降低时，节点N51的电荷通过2个路径的 P沟道MOS晶体管(P沟道MOS晶体管MP51及MP52和P沟道 MOS晶体管MP53及MP54)充电，输出与将输入信号IN1和I N2的时间差T求平均的延迟时间对应的后沿信号。
在图6所示的时间平均化电路中，时钟IN1、IN2的输入顺序 已预先决定，所以，根据时钟路径的配置，必须将信号先到达的点与必须 先输入的点(图6的IN1)连接。
即，将图6所示的时间平均化电路应用于图5的时间平均化电路1 01时，将信号先到达的A点作为输入端IN1，将信号后到达的H点与 输入端子IN2连接。
这是因为，在图6所示的电路结构中充放电通路中由输入信号IN 1和输入信号IN2进行通/断控制的晶体管的数量不对称的缘故。例 如，在电源VCC与内部节点N52间的电流通路(晶体管MP51和M P52、MP53和MP54)中，在输入信号IN1的后沿导通的晶体 管的个数为3个(MP51、MP52、MP53，其中，MP51、M P53起恒流源的功能)，与此相反，在输入信号IN2的后沿导通的晶 体管是1个(MP54)，对于输入信号IN1和输入信号IN2是非对 称结构。图6所示的电路结构不像下面说明的图7、图8所示的时间平均 化电路那样具有恒流源晶体管的通/断控制用的逻辑电路，从而可以减少 该电路用的晶体管元件数。
图7是表示本发明的时间平均化电路的其他实施例的结构的图。在 图7所示的时间平均化电路中，即使时钟的输入顺序未预先决定也可以利 用，此外，作为并联的MOS晶体管，利用NAND、NOR的内部晶体 管。
如图7所示，具有输入输入信号IN1及IN2的NAND电路6 1、分别输入输入信号IN1及IN2的反相器电路INV61及INV 62、源极与电源VCC连接而栅极与NAND电路NAND61的输出 端连接的P沟道MOS晶体管MP61、漏极与P沟道MOS晶体管MP 61的漏极连接而栅极与反相器INV61的输出端连接的N沟道MO S晶体管MN61、漏极与N沟道MOS晶体管MN61的源极连接而源 极与地连接的N沟道MOS晶体管MN62、漏极与P沟道MOS晶体管 MP61的漏极连接而栅极与反相器INV62的输出端连接的N沟道 MOS晶体管MN63和漏极与N沟道MOS晶体管MN63的源极连 接而源极与地连接并且栅极与N沟道MOS晶体管MN62的栅极连接 的N沟道MOS晶体管MN64。
另外，还具有源极与电源VCC连接而栅极相互连接的P沟道MO S晶体管MP62及MP63、源极与P沟道MOS晶体管MP62及M P63的漏极连接而栅极与输入输入信号IN1及IN2的反相器IN V64及INV63的输出端连接的P沟道MOS晶体管MP64及M P65和漏极与P沟道MOS晶体管MP64及MP65的漏极连接而 栅极与输入输入信号IN1及IN2的NOR电路NOR61的输出端 连接的N沟道MOS晶体管MN65，P沟道MOS晶体管MP62及M P63的栅极共同与N沟道MOS晶体管MN62及MN64的栅极连 接。
P沟道MOS晶体管MP61的源极与电源连接而漏极与P沟道M OS晶体管MP66的栅极连接，P沟道MOS晶体管MP66的漏极与 N沟道MOS晶体管MN66的漏极连接，N沟道MOS晶体管MN66 的栅极与N沟道MOS晶体管MN65的漏极连接，源极与地连接。
P沟道MOS晶体管MN批评N沟道MOS晶体管MN66的连接 点通过反相器INV65与输出端子OUT连接，反相器INV65的输 出通过反相器INV66及反相器INV67与N沟道MOS晶体管M N61及MN64的共同栅极和P沟道MOS晶体管MP62及MP6 3的共同栅极连接。
下面，说明图7所示的时间平均化电路的动作。
在图7中，在输入信号IN1及IN2由高电平向下降低电平时， NAND电路NAND61的输出端从低电平向高电平转移，P沟道MO S晶体管MP61截止，将反相器INV61及INV62的输出作为栅 极输入的N沟道MOS晶体管MN61、MN63的一方导通，然后双方 都导通，这时，由于输出电位OUT还是高电平(下降之前)，所以，输 出电位OUT通过反相器INV67及INV66传递到节点N74，从 而节点N74成为高电平，将节点N74的电位作为栅极输入的N沟道M OS晶体管MN62及MN64导通，于是，节点N71放电，节点N7 1的电位降低，P沟道MOS晶体管MP66导通，节点N73成为高电 平，并通过反相器INV65输出从高电平向低电平降低的信号。如前所 述，输出信号OUT具有与将输入信号IN1与IN2的时间差求平均的 延迟时间对应的延迟时间。反相器INV65的输出电位OUT通过反相 器INV67及INV66传递到节点N74，在输出电位OUT成为低 电平时，N沟道MOS晶体管MN62及MN64截止，P沟道MOS晶 体管MP62MP63导通。
另外，由于具有NAND电路NAND61、反相器INV61及 INV62的逻辑电路，所以，不论输入信号IN1和IN2的相位哪个 超前，都是输出将输入信号IN1、IN2的时间差求平均的延迟时间(将 输入信号IN1、IN2中相位超前的一方的信号输入时的输出与将输入 信号IN1、IN2中相位落后的一方的信号输入时的输出间的平均的延 迟时间)的信号。
在图7中，在输入信号IN1、IN2从低电平向高电平上升时， NOR电路NOR61的输出端从高电平向低电平转移，N沟道MOS晶 体管MN65截止，将反相器INV63、INV64的输出作为栅极输 入的P沟道MOS晶体管MP64、MP65的一方导通，然后双方都导 通，这时，由于输出电位OUT还是低电平(上升之前)，所以，输出电 位OUT通过反相器INV67及INV66传递到节点N74，从而节 点N74成为低电平，将节点N74作为栅极输入的P沟道MOS晶体管 MP62及MP63导通，于是，向节点N72充电，节点N72的电位 上升，N沟道MOS晶体管MN66导通，节点N73成为低电平，并通 过反相器INV65输出从低电平向高电平上升的信号。如前所述，输出 信号OUT具有与将输入信号IN1与IN2的时间差求平均的延迟时 间对应的延迟时间。反相器INV65的输出电位OUT通过反相器IN V67及INV66传递到节点N74，在输出电位OUT成为高电平 时，N沟道MOS晶体管MN62及MN64导通，P沟道MOS晶体管 MP62及MP63截止。
由于具有NOR电路NOR61、反相器INV63及INV64 逻辑电路，所以，不论输入信号IN1、IN2的相位哪个超前，都输出 将输入信号IN1、IN2的时间差求平均的延迟时间(将输入信号IN 1、IN2中相位超前的一方的信号输入时的输出与将输入信号IN1、 IN2中相位落后的一方的信号输入时的输出间的平均的延迟时间)的信 号。
图7所示的时间平均化电路根据输出信号OUT的逻辑值得到控制 起分别对内部节点N71及N72进行充放电的恒流源的功能的N沟道 MOS晶体管MN62及MN64和P沟道MOS晶体管MP62及M P63的通/断的控制信号(栅极电压)，但是，并不限于这样的反馈结 构，只要是根据第1、第2输入信号IN1及IN2设定为内部节点N7 1放电时起恒流源的功能的N沟道MOS晶体管MN62及MN64导 通而向内部节点N72充电时起恒流源的功能的P沟道MOS晶体管M P62及MP63导通的结构就行，可以进行各种变形。
图8是表示图7所示的时间平均化电路的变形例的一例的图。如图 8所示，具有输入输入信号IN1及IN2的NAND电路NAND7 1、分别输入输入信号IN1及IN2的反相器INV71及INV7 2、源极与电源Vcc连接而栅极与NAND电路NAND71连接的P 沟道MOS晶体管MP71、漏极与P沟道MOS晶体管MP71的漏极 连接而栅极与反相器INV71的输出端连接的N沟道MOS晶体管M N71、漏极与N沟道MOS晶体管MN71的源极连接而源极与地电位 连接的N沟道MOS晶体管MN72、漏极与P沟道MOS晶体管MP7 1的漏极连接而栅极与反相器INV72的输出端连接的N沟道MOS 晶体管MN73和漏极与N沟道MOS晶体管MN73的源极连接而源 极与地连接并且栅极与N沟道MOS晶体管MN72的栅极连接的N沟 道MOS晶体管MN74。
另外，还具有源极与电源连接而栅极相互连接的P沟道MOS晶体 管MP72及MP73、源极与P沟道MOS晶体管MP72及MP73 的漏极连接而栅极分别与输入输入信号IN1及IN2的反相器INV 74及INV73的输出端连接的P沟道MOS晶体管MP74及MP 75和漏极与P沟道MOS晶体管MP74及MP75的漏极连接而栅 极与输入输入信号IN1及IN2的NOR电路NOR71的输出端连 接的N沟道MOS晶体管MN75，P沟道MOS晶体管MP72及MP 74的栅极共同与N沟道MOS晶体管MN72及MN73的栅极连 接。
P沟道MOS晶体管MP71的源极与电源连接而漏极与P沟道M OS晶体管MP76的栅极连接，P沟道MOS晶体管MP76的漏极与 N沟道MOS晶体管MN76的漏极连接，N沟道MOS晶体管MN66 的栅极与N沟道MOS晶体管MN65的漏极连接，源极与地连接。
P沟道MOS晶体管MP76与N沟道MOS晶体管MN76的连 接点通过反相器INV75与输出端子OUT连接。
下面，说明图8所示的时间平均化电路的动作。
在图8中，在输入信号IN1、IN2从高电平向低电平降低时， NAND电路NAND71的输出端从低电平向高电平转移，P沟道MO S晶体管MP71截止，将反相器INV71及INV72的输出作为栅 极输入的N沟道MOS晶体管MN71及MN73的一方导通，然后双方 都导通，节点N81放电，从而节点N81的电位下降，P沟道MOS晶 体管MP76导通，节点N83成为高电平，并通过反相器INV75输 出从低电平向高电平上升的信号。如前所述，输出信号OUT具有与将输 入信号IN1与IN2的时间差求平均的延迟时间对应的延迟时间。
在图8中，在输入信号IN1及IN2从低电平向高电平上升时， NOR电路NOR71的输出端从高电平向低电平转移，N沟道MOS晶 体管MN65截止，将反相器INV73及INV74的输出作为栅极输 入的P沟道MOS晶体管MP74及MP75的一方导通，然后双方都导 通，向节点N82充电，从而节点N82的电位上升，N沟道MOS晶体 管MN76导通，节点N83成为低电平，并通过反相器INV75输出 从高电平向低电平降低的信号。如前所述，输出信号OUT具有与将输入 信号IN1及IN2的时间差求平均的延迟时间对应的延迟时间。
下面，参照图9～图13说明本发明的实施例3。如图9所示，本 实施例是对时钟传输路径上的延迟量比时钟的周期tCK长的情况可以 应用本发明。近来，由于半导体集成电路装置的高功能化等，时钟传输路 径的长度也增长了，另外，工作频率也显著的高速化。因此，在例如图1 所示的上述实施例的结构中，作为一例，在位于距时钟传输路径的折返点 113最远的位置的时钟传输路径的往路111的A点和返路112的H点 的延迟时间2a比时钟周期tCK长时，在从第1及第2输入端输入A点 和H点的时钟的时间平均化电路101中，在输入时钟传输路径的时钟到 达H点输入第2输入端之前，下一个时钟循环的时钟就输入A点了，从而 不能输出所希望的平均值。本发明的实施例3在时钟传输路径上的延迟量 比时钟周期tCK长时可以实现所期望的动作。
如图9所示，从输入缓冲器12向时钟传输路径(往路111、折返 点113、返路112)供给由分频电路14分频后的时钟。
从输入缓冲器12输入的时钟周期tCK的时钟信号由分频电路1 4进行分频，输入时钟传输路径11的时钟在时钟传输路径中折返，A点 和H点的2个时钟信号输入时间平均化电路101，2个时间差的平均的 延迟时间的输出信号L输入倍增电路151，进行倍增，并输出信号P， B点和G点的2个时钟信号输入时间平均化电路102，2个时间差的平 均的延迟时间的输出信号K输入倍增电路152进行倍增，并输出信号 O，C点和F点的2个时钟信号输入时间平均化电路103，2个时间差 的平均的延迟时间的输出信号J输入倍增电路153进行倍增，并输出信 号N，D点和E点的2个时钟信号输入时间平均化电路104，2个时间 差的平均的延迟时间的输出信号I输入倍增电路154进行倍增，并输出 信号M。
图10表示图9所示的电路的时间图。由分频电路14将时钟进行 分频，分频后的时钟供给时钟传输路径11，然后折返，成为双向的时钟 传输线，使用时间平均化电路10求时钟脉冲的时间的平均，由倍增电路 15将时间平均化电路10的输出倍增后而输出。
在本发明中，倍增电路与时间平均化电路(时间差分割电路)组合 而进行处理。该倍增电路15可以使用本发明者在特愿平09-1570 42号(特开平11-004148)、特愿平09-157028号(特 开平11-004145)等中提案的结构等。
在本实施例中，在时钟传输路径11上的延迟量比时钟的周期tC K长时，不使用反馈系的电路，仅使用时间平均化电路就可以使时钟传输 路径的延迟量一致。
下面，参照图11～图15说明构成本发明的一个实施例的倍增电 路15的结构的一例。如图11所示，该倍增电路先将时钟进行分频，通 过将该分频后的多相时钟中连续的2相间的时间求平均后作为新的时钟 输出，然后，将该时钟输出与未进行时间平均的输出的时钟组合，将相数 加倍后，用合成这些进行时钟倍增。
更详细而言，如图11所示，倍增电路15具有输入时钟1(在本 发明的一个实施例中为时间差平均化电路的输出)进行分频并生成多相时 钟3的分频器2、输入分频器2的输出3的多相时钟倍增电路5、由固定 级数的环形振荡器和计数器构成的计数时钟1的1周期中的环形振荡器 的振荡次数并检测时钟1的周期的周期检测电路6和将多相时钟倍增电 路5的输出合成而生成倍增时钟9的时钟合成电路8。多相时钟倍增电路 5具有输出将2个输入信号的时间差(相位差)进行内分(分割)后的信 号的多个时间差分割电路4a和将2个时间差分割电路的输出叠加的多 个多重化电路4b。
多个时间差分割电路4a具有将同一相的时钟作为输入的时间差分 割电路和将相邻的2个时钟作为输入的时间差分割电路。周期检测电路6 输出控制信号7，调整多相时钟倍增电路5内的时间差分割电路4a的负 载电容，控制时钟周期。
图12是作为倍增电路15的一例表示生成4相时钟的倍增电路的 结构的具体例的图。如图12所示，具有将输入时钟205进行4分频而 输出4相时钟Q1～Q4的1/4分频器201、n级串联连接的4相时 钟倍增电路2021～202n、时钟合成电路203和周期检测电路20 4。从最后一级4相时钟倍增电路202n输出2n倍增的4相时钟Qn 1～Qn4，由时钟合成电路203进行合成，输出倍增时钟207。还 有，4相时钟倍增电路的级数n是任意的。
1/4分频器201将输入时钟205进行1/4分频，生成4相 时钟Q1、Q2、Q3、Q4，由该4相时钟倍增电路2011将该时钟 Q1、Q2、Q3、Q4进行倍增，生成4相时钟Q11、Q12、Q1 3、Q14，同样，从4相时钟倍增电路202n可以得到进行了2n倍 增的4相时钟Qn1、Qn2、Qn3、Qn4。
周期检测电路204由固定级数的环形振荡器和计数器构成，由计 数器计数在时钟1的1周期中环形振荡器的振荡次数，并根据计数结果输 出控制信号206，调整4相时钟倍增电路202内的负载。由该周期检 测电路206消除在时钟周期的动作范围内设备的特性偏差。
通过由图12的4相时钟倍增电路202将4相的时钟倍增为8相 并恢复为4相，便可连续地进行倍增。
图13是表示图12所示的4相时钟倍增电路202n的结构的一 例的图。图12所示的4相时钟倍增电路2021～202n都采用同一结 构。
如图13(a)所示，4相时钟倍增电路202n由8组时间差分割 电路208～215、8个脉冲宽度修正电路216～223和4组多重 化电路224～227构成。图13(b)是表示脉冲宽度修正电路的结 构的图，由输入反相器INV将第2输入信号T23反相后的信号和第1 输入信号T21的NAND电路构成。
图13(c)是表示多重化电路的结构的图，由2输入NAND电 路构成。
图14是表示图13所示的4相时钟倍增电路202的定时动作的 信号波形图。时钟T21的前沿由从时钟Q(n-1)1的前沿开始时间 差分割电路208的内部延迟量的延迟决定，时钟T22的前沿由时钟Q (n-1)1的前沿和时钟Q(n-1)2的前沿的时间在时间差分割电 路209中的时间分割和牛鼻延迟量的延迟决定，时钟T23的前沿由时 钟Q(n-1)1的前沿和时钟Q(n-1)2的前沿的时间在时间差分 割电路209中的时间分割和内部延迟量的延迟决定，同样，时钟T26 的前沿由时钟Q(n-1)3的前沿和时钟Q(n-1)4的前沿的时间 在时间差分割电路213中的时间分割和内部延迟量的延迟决定，时钟T 27的前沿由时钟Q(n-1)4的前沿的时间在时间差分割电路214 中的内部延迟量的延迟决定，时钟T28的前沿由时钟Q(n-1)4的 前沿和时钟Q(n-1)1的前沿的时间在时间差分割电路215中的时 间分割和内部延迟量的延迟决定。
时钟T21和T23输入脉冲宽度修正电路216，由脉冲宽度修 正电路216输出具有由时钟T21决定的后沿和由时钟T23决定的 前沿的脉冲P21。通过同样的处理，生成脉冲P22～P28，从而时 钟P21～P28成为相位逐个偏移45度的占空比为25％的8相的 脉冲群。时钟P21和相位偏移180度的时钟P25由多重化电路22 4叠加并反相，作为占空比为25％的时钟Qn1而输出。通过同样的处 理，生成时钟Qn2～Qn4。时钟Qn1～Qn4成为相位逐个偏移9 0度的占空比为50％的4相的脉冲群，时钟Qn1～Qn4的周期在从 时钟Q(n-1)1～Q(n-1)4生成时钟Qn1～Qn4的过程中， 频率倍增为2倍。
图15(a)和图15(b)分别是表示图13所示的时间差分割 电路208、209的结构的一例的图。这些电路采用相同的结构，2个 输入端输入同一信号或相邻的2个信号。即，除了在时间差分割电路20 8中同一输入时钟Q(n-1)1输入2输入NOR电路NOR14而在 时间差分割电路209中Q(n-1)1和Q(n-1)2输入2输入N OR电路NOR14以外，时间差分割电路是同一结构。2输入NOR电 路NOR14由串联连接在电源VCC与输出端之间的将输入信号IN 1及IN2分别输入栅极的2个P沟道MOS晶体管和并联连接在输出 端与地之间的将输入信号IN1及IN2分别输入栅极的2个N沟道M OS晶体管构成。
作为2输入NOR电路NOR14的输出节点的内部节点N51 (N61)与反相器INV15的输入端连接，在内部节点与地之间并联 连接将N沟道MOS晶体管MN51与电容CAP51串联连接的电 路、将N沟道MOS晶体管MN52与电容CAP52串联连接的电路和 将N沟道MOS晶体管MN53与电容CAP53串联连接的电路，从周 期检测电路6输出的控制信号7分别输入各N沟道MOS晶体管MN5 1、MN52、MN53的栅极，控制它们的通/断。N沟道MOS晶体 管MN51、MN52、MN53的栅极宽度和电容CAP51、CAP 52、CAP53，其尺寸比采用例如1∶2∶4，通过根据从周期检测 电路6输出的控制信号7将与共同节点连接的负载调整为8阶段来设定 时钟周期。
对于时间差分割电路208，在时钟Q(n-1)1的前沿，节点 N51的电荷通过NOR电路NOR14的N沟道MOS晶体管放电，在 节点N51的电位达到反相器INV15的阈值时，作为反相器INV1 5的输出的时钟T21上升。设达到反相器INV15的阈值所需要放出 的节点N51的电荷为CV(C是电容值，V是电压)、NOR14的N 沟道MOS晶体管的放电电流为I时，从时钟Q(n-1)1的前沿开始， 将CV的电荷量以电流值2I进行放电，结果，时间CV/2I就表示从 时钟Q(n-1)1的前沿到时钟T21的前沿的时间差(传输延迟时 间)。在时钟Q(n-1)1为低电平时，2输入NOR14的输出侧节 点N51充电到高电平，从而反相器INV15的输出时钟T21成为低 电平。
对于时间差分割电路209，从时钟Q(n-1)1的前沿到时间 tCKn(tCKn＝多相时钟周期)后的期间，节点N61的电荷向N OR14放电，在经过时间tCKn后，从时钟Q(n-1)2的前沿开 始，在节点N61的电位达到反相器INV15的阈值时，时钟T22上 升。设节点N61的电荷为CV、2输入NOR14的N沟道MOS晶体 管的放电电流为I时，从时钟Q(n-1)1的前沿开始，在tCKn期 间将CV的电荷量以I的电流放电，在其余的期间以2I电流放电，结 果，时间
    tCKn+(CV-tCKn·I)/2I
    ＝CV/2I+tCKn/2
就表示从时钟Q(n-1)1的前沿到时钟T22的前沿的时间差。
即，时钟T22与时钟T21的前沿的时间差为tCKn/2。
在时钟Q(n-1)1和Q(n-1)2都为低电平而2输入NO R14的输出侧节点N61通过NOR14的P沟道MOS晶体管从电 源充电到高电平时，时钟T22上升。对于时钟T22～T28也一样， 时钟T21～T28的前沿的时间差分别为tCKn/2。
脉冲宽度修正电路216～223生成相位各偏移45度的占空比 为25％的8相的脉冲群P21～P28。
多重化电路224～227生成相位各偏移90度的占空比为50 ％的4相的脉冲群Qn1～Qn4。
下面，参照图16～图18说明本发明的实施例4。在本实施例中， 也将本发明应用于在时钟的路径上的延迟量比时钟的周期tCK长的情 况。
如图16所示，在本发明的实施例4中，首先将时钟供给折返的双 向的时钟传输路径，在时钟传输路径的往路111和返路112的附近的各 点(对)由带分频功能的时间平均化电路1001～1004将时钟分频， 对该分频后的时钟使用时间平均化电路求时钟脉冲的时间的平均，然后由 合成电路161～164进行合成。输入时钟传输路径11的时钟在时钟传 输路径中折返，A点和H点的2个时钟信号输入带分频功能的时间平均化 电路1001，输出分频后的时钟的2个时间差的平均的延迟时间的输出 信号L1～L4，L1～L4由合成电路161合成后输出信号P，B点 和G点的2个时钟信号输入带分频功能的时间平均化电路1002，输出 分频后的时钟的2个时间差的平均的延迟时间的输出信号K1～K4，K 1～K4由合成电路162合成后输出信号O，C点和F点的2个时钟信 号输入带分频功能的时间平均化电路1003，输出分频后的时钟的2个 时间差的平均的延迟时间的输出信号J1～J4，J1～J4由合成电路 163合成后输出信号N，D点和E点的2个时钟信号输入带分频功能的 时间平均化电路1004，输出分频后的时钟的2个时间差的平均的延迟 时间的输出信号I1～I4，I1～I4由合成电路164合成后输出信 号M。
图17是表示图16所示的带分频功能的时间平均化电路1001 的结构的图。其他带分频功能的时间平均化电路1002～1004也采用 相同的结构。将由分频电路1011将时钟传输路径11上的A点的时钟 分频后的信号A1、A2、A3、A4供给时间平均化电路1021～1 024，将由分频电路1012将时钟传输路径11上的H点的时钟分频后 的信号B1、B2、B3、B4供给时间平均化电路1021～1024， 由时间平均化电路1021输出A1与B1的时间差的中间值的信号L 1，由时间平均化电路1022输出A2与B2的时间差的中间值的信号 L2，同样，由时间平均化电路1023输出A3与B3的时间差的中间 值的信号L3，由时间平均化电路1024输出A4与B4的时间差的中 间值的信号L4，并由合成电路16将信号L1～L4合成而输出信号 P。
这样，在本实施例中，由分频电路1011及1012分别将时钟传 输路径的往路111和返路112的各点的时钟进行4分频，生成4相时 钟，由合成电路16将由时间平均化电路对应的2个分频时钟求时间差的 平均后的4个信号合成为1个信号P，由于该合成电路16的输出与倍增 输出是等价的，所以，对于分频时钟在路径上的延迟量比时钟的周期比长 的情况不使用倍增电路而仅用带分频功能的时间平均化电路也可以使时 钟路径的延迟量一致。采用不具有倍增电路的结构的本实施例，比上述实 施例3减小了电路规模。
图18是表示本发明实施例4的动作的时间图。
输入A点及H点的信号的分频电路1011及1012输出进行了4 分频的信号A1～A4和B1～B4，时间平均化电路1021输出将信 号A1与B1的时间差求平均后的信号，合成后的输出信号M～P的时间 一致。
下面，参照图19和图20说明本发明的实施例5。在本实施例中， 也是将本发明应用于在时钟传输路径上的延迟量比时钟的周期tCK长 的情况。
如图19所示，在本发明的实施例5中，由分频电路14将输入时 钟13分频，并将从分频电路14输出的多相时钟(4相时钟)向多个时 钟配线11-1～11-4输出。将与时钟相数相等的时钟配线分别折返 成双向的时钟传输线，各相的配线的时钟，使用时间平均化电路(TM) 求时钟脉冲的时间的平均，然后由合成电路16进行合成。
具有由分频电路14进行了4分频的时钟信号输入时钟传输路径1 1-1～11-4并折返传输并分别将同一时钟传输路径11-1～1 1-4的往路的点A1～A4与返路的点H1～H4配对作为输入而输 出输出信号L1～L4的4个时间平均化电路(TM)、将L1～L4合 成并输出信号P的合成电路161、分别将同一时钟传输路径11-1～ 11-4的往路的点B1～B4与返路的点G1～G4配对作为输入而 输出输出信号K1～K4的4个时间平均化电路(TM)、将K1～K4 合成并输出信号O的合成电路162、分别将同一时钟传输路径11- 1～11-4的往路的点C1～C4与返路的点F1～F4配对作为输 入而输出输出信号J1～J4的4个时间平均化电路(TM)、将J1～ J4合成并输出信号N的合成电路163、分别将同一时钟传输路径11 -1～11-4的往路的点D1～D4与返路的点E1～E4配对作为 输入而输出输出信号I1～I4的4个时间平均化电路(TM)、将I1～ I4合成并输出信号M的合成电路164。在本实施例中，输出信号M～ P的相位一致。
在本实施例中，和上述实施例4一样，对于在时钟传输路径上的延 迟量比时钟的周期长的情况不使用倍增电路而仅用时间平均化电路就可 以使时钟路径的延迟量一致。并且，在上述实施例4中，1个带分频功能 的时间平均化电路具有2个分频电路。在本实施例中，仅具有将输入时钟 13进行分频而供给4条时钟传输路径11-1～11-4的分频电路 14，使用比上述实施例4少的分频电路就可以使时钟路径的延迟量一 致。即，虽然时钟传输路径用的配线的条数增加，但是，与上述实施例相 比，却可以缩小电路规模。
下面，说明本发明的实施例6。图21是表示本发明实施例6的结 构的图。本发明的实施例6使用时间平均化电路(TM)，并将求时钟脉 冲的时间的平均的电路使用2层，采用将时钟传输线供给网格状的结构。 如图21所示，首先，在芯片的一边具有对传输输入缓冲器112的时钟 的时钟传输路径111的往路和返路的指定点求时间的平均的时间平均 化电路1101～1104，其次，将从该直线状的时间一致的配线在垂直 方向输入将时间平均化电路1101～1104的输出作为输入的缓冲器 1131～1134的输出而求时钟脉冲的时间的平均的电路平行地排列 多个，并将输出端与网格状连接。
在本发明的实施例6中，在2维状的半导体集成电路中，可以供给 在整个芯片区域中时钟的延迟量一致的时钟信号。即，不论将同步电路等 利用时钟的电路配置在芯片图面上的什么位置，在芯片整个区域中都可以 向利用时钟的电路供给时钟的时间一致的时钟信号。
本发明实施例6的时间平均化电路使用和实施例4相同的电路结 构，所以，可以很容易适用于时钟路径的延迟量比时钟周期长的情况。
如上所述，按照本发明，在半导体集成电路装置的内部电路中，对 于接收时钟供给的利用时钟的电路，可以在短时间内使从时钟供给电路供 给的时钟的相位一致，极适合于在大规模集成电路的时钟同步控制中使 用。另外，本发明不限于半导体集成电路装置，也可以应用于印刷电路板 及各种装置的时钟控制。还有，在本发明中，按照附图所示来说明的实施 方式，包含其部分，可根据需要，互相取舍选择，并且，也可使用组合相 互2个以上的部分或实施方式。当然，限于本发明的范围内。
如上所述，按照本发明，在折返的双向时钟传输线中检测配线延迟 并消除时钟传输线全体的延迟差的电路中，可以在短时间内消除延迟差。
其理由在于，在本发明中，采用使用时间平均化电路使时间一致的 结构，不使用PLL或DLL，所以，解决了消除延迟差需要长的时钟循 环的问题。
按照本发明，可以抑制并减小电路规模的增大。
其理由在于，在本发明中，与设置多个相位比较器、延迟电路串等 结构的现有的装置相反，不需要相位比较器和延迟电路串等。