数字同步电路
专利汇可以提供数字同步电路专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种数字同步 电路 ，其包括：时钟发生器，用于产生参考时钟 信号 ；多个延时器，用于使所述参考 时钟信号 延迟不同的预定时间；转换变量 缓冲器 ，用于控制从多个延时器中接收的时钟信号的输入转换；转换 控制器 ，用于控制转换变量缓冲器的操作；以及多个寄存器，由来自多个延时器的时钟信号驱动。，下面是数字同步电路专利的具体信息内容。
1.一种数字同步电路，包括：
时钟发生器，被构造成产生参考时钟信号；
多个延时器，被构造成使所述参考时钟信号延迟不同的预定时间；
转换变量缓冲器，被构造成控制从所述多个延时器中接收的时钟信号的输入转换；
转换控制器，被构造成控制所述转换变量缓冲器的操作；以及
多个寄存器，由来自所述多个延时器的时钟信号驱动。
2.根据权利要求1所述的数字同步电路，其中，所述时钟发生器包括晶体振荡器。
3.根据权利要求1所述的数字同步电路，其中，所述晶体振荡器被构造成在每一预定间隔下通过精确且规则的振动产生电子脉冲，所述电子脉冲作为时钟脉冲或定时信号中的一个。
4.根据权利要求1所述的数字同步电路，其中，所述时钟发生器包括锁相环。
5.根据权利要求1所述的数字同步电路，其中，所述寄存器被构造成控制所述时钟信号从低变到高时的边沿斜率。
6.根据权利要求1所述的数字同步电路，其中，每个所述寄存器均包括多个触发器。
7.根据权利要求1所述的数字同步电路，其中，每个所述寄存器均包括一个触发器。
8.根据权利要求1所述的数字同步电路，其中，所述装置包括数字同步电路。
9.根据权利要求1所述的数字同步电路，其中，所述多个寄存器包括第一寄存器、第二寄存器和第三寄存器。
技术领域
背景技术
发明内容
根据本发明的实施方式，数字同步电路可包括以下至少一项：时钟发生器，用于产生参考时钟信号；多个延时器，用于使所述参考时钟信号延迟不同的预定时间；转换变量缓冲器(transitionvariable buffer)，用于控制从多个延时器中接收的时钟信号的输入转换；转换控制器，用于控制转换变量缓冲器的操作；以及多个寄存器(register)，由来自多个延时器的时钟信号驱动。
根据本发明的实施方式，数字同步电路可包括以下至少一项：时钟发生器，被构造成产生参考时钟信号；多个延时器，被构造成使所述参考时钟信号延迟不同的预定时间；转换变量缓冲器，被构造成控制从多个延时器中接收的时钟信号的输入转换；转换控制器，被构造成控制转换变量缓冲器的操作；以及多个寄存器，由来自多个延时器的时钟信号驱动。
根据本发明的实施方式，数字同步电路可包括以下至少一项：时钟发生器，被构造成产生参考时钟信号；第一延时器、第二延时器、和第三延时器，每个延时器均被构造成使所述参考时钟信号延迟不同的预定时间；转换变量缓冲器，被构造成控制从第一延时器、第二延时器、和第三延时器中接收的时钟信号的输入转换；转换控制器，被构造成控制转换变量缓冲器的操作；以及多个寄存器，由来自多个延时器的时钟信号驱动。
根据本发明的实施方式，数字同步电路可包括以下至少一项：时钟发生器，被构造成产生参考时钟信号；第一延时器、第二延时器、和第三延时器，每个延时器均被构造成使所述参考时钟信号延迟不同的预定时间；转换变量缓冲器，被构造成控制从第一延时器、第二延时器、和第三延时器中接收的时钟信号的输入转换；转换控制器，被构造成控制转换变量缓冲器的操作；以及连接于第一延时器且由来自第一延时器的时钟信号驱动的第一寄存器、连接于第二延时器且由来自第二延时器的时钟信号驱动的第二寄存器、和连接于第三延时器且由来自第三延时器的时钟信号驱动的第三寄存器。
附图说明
示例图1示出了根据本发明实施方式的数字同步电路。
具体实施方式
示例图1示出了根据本发明实施方式的数字同步电路。
如示例图1中所示的，数字同步电路连同其他多个芯片一起应用于大型电路板。例如，该数字同步电路用在诸如微处理器和同步随机存取存储器(RAM)的电路中。根据本发明实施方式的数字同步电路包括彼此连接的三级电路和寄存器400、500、600。虽然在根据本发明的实施方式中示出了三个寄存器400、500、600，但根据需要可连接更多的寄存器。寄存器400、500、600由时钟发生器CLK驱动。虽然同步系统具有多个同步电路终端(end)，但其仅使用一个时钟发生器CLK。
晶体振荡器或锁相环(PLL)时钟发生器可用作时钟发生器CLK。晶体振荡器在每一预定间隔下通过精确且规则的振动产生电子脉冲，作为时钟脉冲或定时信号，从而使得系统中的每个部件的所有操作同步化。PLL时钟发生器包括PLL、第一分配器(divider)、以及多个输出缓冲器，并且PLL时钟发生器使参考时钟信号和反馈时钟信号保持相同频率和相位。
来自于时钟发生器CLK的时钟信号对寄存器400、500和600施加延迟。也就是说，延时器100、200和300分别对寄存器400、500和600施加时间延迟。每个寄存器400、500、600可包括一个或多个触发器(flip-flop)。由延时器100、200和300施加给寄存器400、500和600的时间延迟分别为δa、δb和δc。
下面的等式示出了示例图1中所示的数字同步电路中的参考时钟信号。
δi-δj＜T-Dmax[i，j]
δi-δj＞-Dmin[i，j]
δiδj＞T-Dmax[i，j]
δiδj＞T-Dmin[i，j]
其中，i和j是输出寄存器i和输入寄存器j的路径(path)，δi和δj是输入延迟，T是时钟周期时间，Dmax[i，j]是从输出寄存器i到输入寄存器j的最长延迟，以及Dmin[i，j]是从输出寄存器i到输入寄存器j的最短延迟。
寄存器400、500和600是通过消除时钟信号之间的时间相位差(即，时滞(skew))而使得多个时钟信号同步且控制所述多个时钟信号的电路。尽管时钟信号是从单个时钟发生器CLK中产生的，但当该时钟信号经过多个延时器100、200和300时其被分支(branch)成多个时钟信号。在被施加至各个电路终端的过程中，一些时钟信号由于相位延迟、信号损失等原因而在相位方面不同。因此，系统的总体同步是不正常的。例如，在声音数据的情况下，声音会失真。如果控制数据被交换，则系统会发生致命错误。这就是为何引入用于消除时滞(即，时钟信号之间的相位差)的电路以避免前述现象的原因。
转换变量缓冲器800通过控制每个时钟信号的相位和延迟来控制寄存器400、500和600之间的总体关系且同时与寄存器500相互作用(interwork)。也就是说，每个寄存器400、500和600确定时钟信号从低到高改变的边沿斜率(slope of edge)。时钟信号的时间延迟取决于该斜率。通过将转换控制器900连接至寄存器500可控制转换变量缓冲器800。
如从以上描述中可明白的，根据本发明的实施方式，由于增加了转换变量缓冲器和转换控制器来控制触发器的时钟输入转换，因此可进一步减轻由于触发器的时钟输入转换中的变化所导致的数字同步电路的EMI和电阻压降，只要数字同步电路的操作允许即可。
尽管已描述了本发明的实施方式，但应该理解的是，本领域技术人员可构想出落在本公开原理的精神和范围内的多种改进和实施方式。更具体地说，在本公开、附图和所附权利要求的范围内的主要组合布置的零部件和/或布置方面的各种变化和改进都是可能的。对本领域技术人员来说，除在零部件和/或布置方面的变化和改进以外，替换用途也将是显而易见的。
根据美国法典第35条第119款，本申请要求于2008年12月30日递交的第10-2008-0137603号韩国专利申请的优先权，其全部内容以引用方式结合于此。
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
