技术领域
[0001] 本
发明涉及一种装置，更具体地，本发明涉及一种包括电压电平向上移位器和电压电平向下移位器的阈值电压检测装置。
背景技术
[0002] 中央处理单元(CPU)使用的功率量被定义成穿过CPU的电压和流过CPU的
电流的乘积。流过CPU的电流与CPU的速度成正比。随着
半导体技术的进步，CPU器件实现了以非常高的速度运行。这种高速度导致了额外的功率消耗。为了降低功率消耗和热量损耗而同时保持相同的CPU性能，必须降低CPU电压从而降低CPU消耗的功率总量。
[0003] 在电脑发展的早期阶段，CPU以5伏特(V)电源运行。随着新CPU设计和生产技术的使用，新产生的CPU器件可以以低至大约0.9V的电压稳定运行。这种低
电源电压使得CPU器件在1.8V CMOS工艺中被制造。换句话说，一些外围器件例如输入/输出(I/O)器件仍然以较高的电源(例如3.3V)运行。当I/O器件发送逻辑
信号给CPU，两个器件的电源电压之间的失配可以导致可靠度问题。更具体地说，具有高电压(例如3.3V)的逻辑信号可以超过CPU被
指定的最大电压(例如1.8V)。
[0004] 使用传统的电压电平转换器件从而当CPU发送逻辑信号给I/O器件时将电压电平转换高，而当I/O器件发送逻辑信号给CPU时将电压电平转换低。已经使用了各种电压电平转换器件从而将输入电压信号转
化成输出电压信号，该输出电压信号在适合以不同电源电压运行的器件的范围内。例如，
电阻分压器和
运算放大器可以形成高-到-
低电压电平
开关。首先，电阻分压器将输入的高电压信号按比例缩小到适合
运算放大器的范围，该运行放大器具有低电源电压。运算放大器产生信号，该信号具有适合以下
电路的低电压。
发明内容
[0005] 针对
现有技术的
缺陷，本发明提供了一种装置，包括：电压电平向上移位器，所述电压电平向上移位器设置成将包括第一电压电平和第二电压电平的信号转化成第一输出端上的包括所述第一电压电平和第三电压电平的第一
输出信号；以及电压电平向下移位器，所述电压电平向下移位器设置成将所述信号转化成第二输出端上的包括所述第二电压电平和所述第三电压电平的第二输出信号。
[0006] 根据本发明所述的装置，其中所述电压电平向上移位器包括：第一P-型金属-
氧化物-半导体(PMOS)晶体管，所述第一P-型金属-氧化物-半导体(PMOS)晶体管具有与电源连接的第一栅极，与所述信号连接的第一源极，与所述第一输出端连接的第一漏极；以及第二PMOS晶体管，所述第二PMOS晶体管具有与所述信号连接的第二栅极，与所述电源连接的第二源极，与所述第一输出端连接的第二漏极。
[0007] 根据本发明所述的装置，其中所述电源具有大约1.8V的电势。
[0008] 根据本发明所述的装置，其中所述电压电平向下移位器包括：第一N-型金属-氧化物-半导体(NMOS)晶体管，所述第一N-型金属-氧化物-半导体(NMOS)晶体管具有与电源连接的第一栅极，与所述信号连接的第一源极，与所述第二输出端连接的第一漏极；以及第二NMOS晶体管，所述第二NMOS晶体管具有与所述信号连接的第二栅极，与所述电源连接的第二源极，与所述第二输出端连接的第二漏极。
[0009] 根据本发明所述的装置，其中所述第一电压电平为大约3.3V。
[0010] 根据本发明所述的装置，其中所述第二电压电平为大约0V。
[0011] 根据本发明所述的装置，其中所述第三电压电平为大约1.8V。
[0012] 根据本发明所述的一种系统包括：第一电路，所述第一电路设置成产生从第一电压电平变化到第二电压电平的信号；第二电路，所述第二电路在低电压半导体工艺中制造；以及连接在所述第一电路和所述第二电路之间的阈值电压检测装置包括：电压电平向上移位器，所述电压电平向上移位器设置成将所述信号转化成第一输出端上的包括所述第二电压电平和第三电压电平的第一输出信号；以及电压电平向下移位器，所述电压电平向下移位器设置成将所述信号转化成第二输出端上的包括所述第一电压电平和所述第三电压电平的第二输出信号。
[0013] 根据本发明所述的系统，其中所述第二电路包括
缓冲器，所述缓冲器包括：第一高压P-型金属-氧化物-半导体(HVPMOS)晶体管，所述第一高压P-型金属-氧化物-半导体(HVPMOS)晶体管具有与所述第一输出端连接的第一栅极，与电源连接的第一源极，以及第一漏极；第二HVPMOS晶体管，所述第二HVPMOS晶体管具有与所述第一输出端连接的第二栅极，第二漏极，和与所述第一漏极连接的第二源极；第三高压N-型金属-氧化物-半导体(HVNMOS)晶体管，所述第三高压N-型金属-氧化物-半导体(HVNMOS)晶体管具有与所述第二输出端连接的第三栅极，与所述第二漏极连接的第三漏极和第三源极；以及第四HVNMOS晶体管，所述第四HVNMOS晶体管具有与所述第二输出端连接的第四栅极，与所述第三源极连接的第四漏极，和接地的第四源极。
[0014] 根据本发明所述的系统，其中所述
数字信号从0V变化到3.3V。
[0015] 根据本发明所述的系统，其中所述第一输出信号从1.8V变化到3.3V。
[0016] 根据本发明所述的系统，其中所述第二输出信号从0V变化到1.8V。
[0017] 根据本发明所述的系统，其中所述电压电平向上移位器包括：第一P-型金属-氧化物-半导体(PMOS)晶体管，所述第一P-型金属-氧化物-半导体(PMOS)晶体管具有与第一电源连接的第一栅极，与所述信号连接的第一源极，与所述第一输出端连接的第一漏极；以及第二PMOS晶体管，所述第二PMOS晶体管具有与所述信号连接的第二栅极，与所述电源连接的第二源极，与所述第一输出端连接的第二漏极。
[0018] 根据本发明所述的系统，其中所述第一电源具有大约1.8V的电势。
[0019] 根据本发明所述的系统，其中所述电压电平向上移位器还包括：反相级，所述反相级包括：第三PMOS晶体管，所述第三PMOS晶体管具有与所述第一输出端连接的第三栅极，与第二电源连接的第三源极，第三漏极；以及第四N-型金属-氧化物半导体(NMOS)晶体管，所述第四N-型金属-氧化物-半导体(NMOS)晶体管具有与所述信号连接的第四栅极，与所述第三漏极连接的第四漏极和与所述第一电源连接的第四源极。
[0020] 根据本发明所述的系统，其中所述第二电源具有大约3.3V的电势。
[0021] 根据本发明所述的一种方法包括：接收从第一电压电平变化到第二电压电平的信号；将所述信号转化成第一输出端上的从第三电压电平变化到所述第二电压电平的第一输出信号；以及将所述信号转化成第二输出端上的从所述第一电压电平变化到所述第三电压电平的第二输出信号。
[0022] 根据本发明所述的方法，其中当所述信号处于所述第二电压电平时所述第一输出信号处于所述第二电压电平，而当所述信号处于所述第一电压电平时所述第一输出信号处于所述第三电压电平，其中当所述信号处于所述第二电压电平时所述第二输出信号处于所述第三电压电平，而当所述信号处于所述第一电压电平时所述第二输出信号处于所述第一电压电平。
[0023] 根据本发明所述的方法，还包括：发送所述第一输出信号给缓冲器的第一栅极，其中设置所述缓冲器的所述第一栅极和第一源极，使得：横跨所述第一栅极和所述第一源极的第一栅极-到-源极电压小于所述缓冲器指定的最大电压；以及发送所述第二输出信号给所述缓冲器的第二栅极，其中设置所述缓冲器的所述第二栅极和第二源极，使得：横跨所述第二栅极和所述第二源极的第二栅极-到-源极电压小于所述缓冲器指定的所述最大电压。
[0024] 根据本发明所述的方法，还包括：发送所述第一输出信号给反相级的第一输入端；发送所述信号给所述反相级的第二输入端；以及产生反相信号，其中当所述信号处于所述第二电压电平时所述反相信号处于所述第三电压电平，而且当所述信号处于所述第一电压电平时所述反相信号处于所述第二电压电平。
附图说明
[0025] 为了更完全地理解本发明及其优点，现在将结合附图所进行的以下描述作为参考，其中：
[0026] 图1示出阈值电压检测装置的示意性视图；
[0027] 图2A-2D示出图1中所示的电压电平向上移位器和电压电平向下移位器的详细运行方式；以及
[0028] 图3A和3B根据可替换的
实施例示出反相电压电平向上移位器。
[0029] 除非另有说明，不同附图中的相应标号和符号通常指相应部件。将附图绘制成清楚地示出实施例的相关方面而不必须成比例绘制。
具体实施方式
[0030] 下面，详细讨论本发明优选实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出制造和使用本发明的具体方式，而不用于限制本公开的范围。
[0031] 将在具体环境中关于优选的实施例描述本发明，一种阈值电压检测装置。然而，也将本发明应用于各种在不同的供电电压电平之间运行的电压电平开关。
[0032] 图1示出阈值电压检测装置100的示意性视图。阈值电压检测装置100可以接收由其他电压在0V到3.3V范围内的电路(未示出)产生的逻辑信号。阈值电压检测装置100与缓冲器106连接。缓冲器106可以由四个1.8V的额定高压(HV)晶体管形成，称为高压P-型金属氧化物半导体(HVPMOS)Q1，HVPMOS Q2，高压N-型金属氧化物半导体(HVPMOS)Q3和HVPMOS Q4。据本领域所公知的，1.8V额定HVMOS晶体管可以确保漏极-到-源极的电压高达约3.3V。然而，如果栅极-到-源极的电压大于1.8V，则HVMOS晶体管的栅极可能会损坏。因此，使用阈值电压检测装置100以限制范围是0到3.3V的逻辑信号的幅度在对于缓冲器106合适的范围内。
[0033] 阈值电压检测装置100包括电压电平向上移位器202和电压电平向下移位器204。当将范围是0V到3.3V的逻辑信号应用到阈值电压检测装置100的输入端时，电压电平向上移位器202接收漏极信号并且产生范围是1.8V到3.3V的输出信号。更具体地说，当电压电平向上移位器202的输入端上的逻辑信号是0V时，电压电平向上移位器202在其输出端上产生1.8V的电压电平。当电压电平向上移位器202的输入端上的逻辑信号是3.3V时，电压电平向上移位器202在其输出端上产生3.3V的电压电平。通过使用电压电平向上移位器202，阈值电压检测装置100可以将
输入信号的范围缩小为从0-3.3V到1.8V-3.3V。
同样，电压电平向下移位器204可以将输入信号的范围缩小为从0-3.3V到0V-1.8V。电压电平向上移位器202和电压电平向下移位器204的运行将在以下关于图2进行详细描述。
[0034] 缓冲器106在1.8V CMOS工艺中制造。换句话说，缓冲器106的每个开关元件的栅极到源极电压被指定在0V到1.8V的电压范围内运行。如图1示出的，HVPMOS Q1具有与3.3V电源连接的源极和与电压电平向上移位器202的输出端连接的栅极G1。将3.3V电源和G1之间的电压差限定为代表Q1的栅极到源极电压的Vgs1。如以上关于电压电平向上移位器202所述的，电压电平向上移位器202的输出是在1.8V和3.3V之间变化的信号。结果，Vgs1的范围是0V到1.5V。这个范围确保HVPMOS Q1的栅极到源极电压在HVPMOS Q1被指定的最大电压(例如1.8V)内。
[0035] 同样，电压电平向下移位器204将范围是0到3.3V的输入信号转化成G2上的范围是0V到1.8V的信号。因为HVNMOS Q4的源极与地连接。HVNMOS Q4的栅极到源极电压从0V变化到1.8V。因此，HVNMOS Q4在1.8V器件指定的范围内运行。阈值电压检测装置100的有利特征是虽然来自3.3V COMS工艺的输入信号具有宽的电压变化，但是阈值电压检测装置100将输入信号缩小到适合在1.8V CMOS工艺中制造的器件的范围。这种电压电平转换为缓冲器106和以下的电路提供可靠的运行方式。
[0036] 图2A-2D示出电压电平向上移位器202和电压电平向下移位器204的详细运行方式。如图2A示出的，通过第一P-型金属氧化物半导体(PMOS)晶体管P1和第二PMOS晶体管P2形成电压电平向上移位器202。在网状系统302，第一PMOS晶体管P1的源极与第二PMOS晶体管P2的栅极连接。第一PMOS晶体管P1的栅极和第二PMOS晶体管P2的源极两者都与1.8V电源连接。在网状系统304，第一PMOS晶体管P1的漏极与第二PMOS晶体管P2的漏极连接。根据实施例，网状系统302接收范围是0V到3.3V的逻辑信号。在网状系统304，电压电平向上移位器202将逻辑信号转化成范围是1.8V到3.3V的信号。
[0037] 如图2C中示出的，当网状系统302的逻辑信号从0V变化到3.3V，第一PMOS晶体管P1的栅极到源极电压是负1.8V。该负1.8V可以超过第一PMOS晶体管P1的打开阈值电压。响应负1.8V，第一PMOS晶体管P1被打开。同样地，网状系统302上的从0V变化到3.3V的电压导致横跨第二PMOS晶体管P2的栅极到源极的负1.8V。结果，第二PMOS晶体管P2被关闭。第一PMOS晶体管P1的打开使网状系统304与网状系统302连接。如图2C中所示，网状系统304通过第一PMOS晶体管P1与网状系统302连接之后，网状系统304具有3.3V的电压电势。
[0038] 当网状系统302上的逻辑信号从3.3V变化到0V，第一PMOS晶体管P1的栅极到源极电压是正1.8V。因此该正1.8V关闭第一PMOS晶体管P1。同时，第二PMOS晶体管P2的栅极到源极电压变成负1.8V。结果，第二PMOS晶体管P2被打开。第一PMOS晶体管P1的关闭使网状系统304与网状系统302隔离。另外，第二PMOS晶体管P2的打开将网状系统304拉低到1.8V。总之，电压电平向上移位器202重复上述操作以响应网状系统302的变化。结果，网状系统304输出范围是1.8V到3.3V的信号。
[0039] 图2B示出电压电平向下移位器204的示意性视图。第一NMOS晶体管N1和第二NMOS晶体管N2形成电压电平向下移位器204。如图2B中所示，第一NMOS晶体管N1的源极和第二NMOS晶体管N2的栅极在网状系统302处连接。第一NMOS晶体管N1的栅极和第二NMOS晶体管N2的源极两者都与1.8V电源连接。第一NMOS晶体管N1的漏极和第二NMOS晶体管N2的漏极在网状系统306处连接。
[0040] 如图2D中示出的，当网状系统302的逻辑信号从0V变化到3.3V，第一NMOS晶体管N1的栅极到源极电压是负1.8V。该负1.8V关闭第一NMOS晶体管N1。同样地，网状系统302上的从0V变化到3.3V的电压导致横跨第二NMOS晶体管N2的栅极到源极的正1.8V。
结果，第二NMOS晶体管N2被打开。第二NMOS晶体管N2的打开使网状系统306与1.8V电源连接。如图2D中所示，当应用到网状系统302的输入信号是3.3V时，网状系统306具有
1.8V的电压电势。
[0041] 当网状系统302上的逻辑信号从3.3V变化到0V，第一NMOS晶体管N1的栅极到源极电压是正1.8V。因此该正1.8V打开第一NMOS晶体管N1。同时，第二NMOS晶体管N2的栅极到源极电压变成负1.8V。结果，第二NMOS晶体管N2被关闭。第一NMOS晶体管N1的打开将网状系统306拉低到0V。总之，电压电平向下移位器204输出范围是0V到1.8V的信号以响应网状系统302处的变化。
[0042] 图3A和3B根据可选的实施例示出反相电压电平向上移位器400。虽然以上已经关于图2A描述了电压电平向上移位器202，但是本领域的普通技术人员将意识到许多变化，替换和改变。例如，可以以很多不同的方式改进图2A中示出的示意性视图。仅仅是作为实例，图2A中示出的电压电平向上移位器202可以使用图3A示出的装置实践。根据可替换的实施例，反相级408可以与电压电平向上移位器202连接以形成反相电压电平向上移位器400。
[0043] 第三PMOS晶体管P3和第三NMOS晶体管N3形成反相级408。第三PMOS晶体管P3的源极与3.3V电源连接。第三NMOS晶体管N3的栅极和第三PMOS晶体管P3的栅极分别与电压电平向上移位器202的输入端402和输出端404连接。第三PMOS晶体管P3的漏极与第三NMOS晶体管N3的漏极在网状系统406处连接。第三NMOS晶体管N3的源极与1.8V电源连接。
[0044] 如图3B中示出的，当输入402从0V变化到3.3V，第三NMOS晶体管N3的栅极到源极电压是1.5V，其足够高以打开第三NMOS晶体管N3。结果，网状系统406变成1.8V。换句话说，根据电压电平向上移位器202的运行方式，输出404从1.8V变化到3.3V。结果，第三PMOS晶体管P3的栅极到源极电压是0V，其不足够低以打开第三PMOS晶体管P3。结果，网状系统406与3.3V电源隔离并且输出1.8V电压。
[0045] 类似地，当输入402从3.3V变化到0V，由于N3的栅极到源极电压低于其阈值电压，因此第三NMOS晶体管N3被关闭。同时，根据电压电平向上移位器202的运行规则，输出404从3.3V变化到1.8V。第三PMOS晶体管P3的栅极到源极电压是负1.8V电压，其打开P3。因此网状系统406变成3.3V。总之，反相电压电平向上移位器400提供与电压电平向上移位器202相同的电压范围，只是具有反相的逻辑。应该注意到虽然图3A不提供反相电压电平向下移位器，但是本领域的普通技术人员将意识到在图2B中示出的电压电平向下移位器204中加入反相级也在本发明的范围内。
[0046] 尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附
权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。
[0047] 而且，本
申请的范围并不仅限于本
说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。
