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MOS管阈值扩展电路和阈值扩展方法

阅读:320发布:2020-05-12

专利汇可以提供MOS管阈值扩展电路和阈值扩展方法专利检索,专利查询,专利分析的服务。并且本 发明 公开了一种MOS管 阈值 扩展 电路 及阈值扩展方法,电路由阈值 鉴别 器和 反相器 二部分组成,阈值鉴别器包括NMOS管G10、PMOS管G11和阈值鉴别器负载,反相器包括PMOS管G12和NMOS管G13。本发明采用参考 电压 Vref来调节和扩展MOS管阈值,使阈值放大、缩小和改变开启性质,能够显著提高开启 分辨率 ,由此很容易实现T形网络扩阈型七值和任意K值 门 电路,以及相应触发器。本发明主要用于FPGA、CPLD、半制定或全制定ASIC和 存储器 等VLSI,及其它数字IC技术领域。,下面是MOS管阈值扩展电路和阈值扩展方法专利的具体信息内容。

1、一种MOS管阈值扩展电路,其特征在于它是由阈值鉴别器和反相器二部分组成,阈 值鉴别器包括NMOS管G10、PMOS管G11和阈值鉴别器负载,反相器包括PMOS管G12和 NMOS管G13;阈值鉴别器中NMOS管G10和PMOS管G11的源极相接,NMOS管G10的漏 极接直流电源VDD,NMOS管G10的栅极接外输入In1,PMOS管G11的栅极接外输入In2, 阈值鉴别器负载接在PMOS管G11的漏极和地之间,PMOS管G11的漏极为阈值鉴别器的输 出Vout1,Vout1连接到受控管GT1的栅极和反相器输入;反相器中NMOS管G13的漏极接地, PMOS管G12的漏极接另一直流电源VD,PMOS管G12和NMOS管G13的二个栅极相连接为 反相器输入;PMOS管G12和NMOS管G13的二个漏极相连接为反相器的输出Vout0,Vout0连 接到受控管GT0的栅极。
2、根据权要求1所述的一种MOS管阈值扩展电路,其特征在于:所述的外输入In1 为输入电压Vx,外输入In2为参考电压Vref。
3、根据权力要求1所述的一种MOS管阈值扩展电路,其特征在于:所述的外输入In1 为参考电压Vref,外输入In2为输入电压Vx。
4、根据权力要求1或2或3所述的一种MOS管阈值扩展电路,其特征在于:所述的阈 值鉴别器负载为电阻R10。
5、根据权力要求1或2或3所述的一种MOS管阈值扩展电路,其特征在于:所述的阈 值鉴别器负载为电流源I10。
6、一种MOS管阈值扩展方法,其特征在于:设定阈值鉴别器参数为Vextn1=Vref+Vtn +|Vtp|,阈值鉴别器按参考电压Vref对信号输入Vx进行鉴别,阈值鉴别器的输出Vout1接 受控管GT1栅极,当Vx≥Vextn1时,Vout1产生正电压控制受控管GT1导通,使受控管GT1扩展 阈值的数值为Vextn1,受控管GT1开启性质保持不变;Vout1接反相器输入,反相器输出Vout0 接受控管GT0栅极,当Vx<Vextn1时,Vout0产生正电压控制受控管GT0导通,受控管GT0开启 性质改变;调节参考电压Vref来变动改变受控管GT1扩展阈值的数值。
7、一种MOS管阈值扩展方法,其特征在于:设定阈值鉴别器参数为Vextn0=Vref-Vtn -|Vtp|,阈值鉴别器按信号输入Vx对参考电压Vref进行鉴别,阈值鉴别器的输出Vout0接 受控管GT0栅极,当Vx<Vextn0时,Vout0产生正电压控制受控管GT0导通,使受控管GT0扩展 阈值的数值为Vextn0,受控管GT0开启性质改变;Vout0接反相器输入,反相器输出Vout1接受 控管GT1栅极,当Vx≥Vextn0时,Vout1产生正电压控制受控管GT1导通,受控管GT1开启性质 保持不变;调节参考电压Vref来变动改变受控管GT1扩展阈值的数值。
8.根据权力要求6或7所述的一种MOS管阈值扩展方法,其特征在于:参考电压Vref 满足VDD≥Vref≥0,则NMOS管G10的栅极接输入电压Vx,PMOS管G11的栅极接参考电压 Vref的阈值扩展电路满足VDD+Vtn+|Vtp|≥Vextn1≥Vtn+|Vtp|;NMOS管G10的栅极接参 考电压Vref,PMOS管G11的栅极接输入电压Vx的阈值扩展电路满足VDD-Vtn- |Vtp|≥Vextn0≥-Vtn-|Vtp|;二种MOS管阈值扩展电路联合时的扩展阈值大小的选择范 围扩大到VDD+Vtn+|Vtp|和-Vtn-|Vtp|之间。

说明书全文

(一)技术领域

发明属于数字集成电路技术领域,具体涉及一种MOS管阈值扩展技术。

(二)背景技术

随着MOS集成电路技术的飞速发展,集成规模越来越大,集成度越来越高,VLSI(超 大规模集成电路)出现一些不足,首先在VLSI基片上,布线却占用70%以上的片面积; 在可编程逻辑器件(如FPGA和CPLD)中也需有大量可编程内部连线(包括可编程连接开 关,如熔丝型开关、反熔丝型开关、浮栅编程元件等),将各逻辑功能或输入/输出连接起 来,完成特定功能的电路,布线(包括编程连接开关)占了材料很大的成本。减少布线成本 的比重成为十分重要的问题。对每根连线传输数字信息,二值信号是携带信息量最低的一种, 而多值信号携带信息量大于二值信号,表明从信息传输方面看,采用多值信号可减少连线数。 从信息存储方面看,采用多值信号可提高信息存储密度,特别是利用MOS管栅极电容存储 信息,同一电容存储信息量多值比二值大。目前多值器件的研制已广泛开展,东芝与Sandisk 公司通过70nm的CMOS技术和2bit/单元的多值技术相配合,在146mm2的芯片上实现了8Gbit 的存储容量;三星开发的8Gbit产品采用63nm的CMOS技术和2bit/单元的多值技术;4值 存储器的研制成功和商品化是多值研究的重要的一步,但需要控制或改变管的开关阈值Vtn, 改变阈值方法是在半导体制造工艺中用多级离子注入技术,或控制浮游栅极存储的电子量等 方法控制阈值。

现有技术和存在问题:

已有技术控制MOS管阈值的缺点:①控制阈值的幅度有限(因离子注入浓度是有限的), 开启分辨率低;而且工艺中控制阈值幅度常会改变MOS管的性能,例如阈值电压的降低回 导致切断电流的剧增,阈值电压的调整对管的性能和稳定性有影响,稳定的Vtn非常重要。 对多值记忆,注入浮游栅极的电子量是连续变化的,需极精细地控制,各槛电压电平尚达 不到准稳定状态。因此目前实用的电压型多值电路不大于4值电路,更多值电路应用较困难。 ②只能控制阈值的幅度,不能改变MOS管开启性质(如变≥t导通为<t导通),而多值逻辑 门须有二种开启性质的MOS管,才能使组合电路结构最简,例如7值非门、7值右移门和7 值跟随器的电路结构本应完全相同,只是阈值电压及其开启性质不同。然而目前只控制阈值 幅度的工艺,使上述多值门结构差别很大,结构复杂,影响其实用化。③需要增加离子注入 额外的工序,且只能在半导体制造工艺中控制阈值,不但增加工艺复杂性,而且不能在半导 体制造工艺后由用户来控制阈值,或阈值用户不可编程。

(三)发明内容

本发明目的是公开MOS管阈值扩展电路和阈值扩展方法,它是基于常规MOS管,用 MOS管阈值扩展电路来扩展MOS管阈值,包括阈值放大、缩小、改变MOS管开启性质和 提高开启分辨率,通过参考电压Vref来调节的MOS管阈值。

本发明的MOS管阈值扩展电路的结构为:由阈值鉴别器和反相器二部分组成,阈值鉴 别器包括NMOS管G10、PMOS管G11和阈值鉴别器负载,反相器包括PMOS管G12和NMOS 管G13;阈值鉴别器中NMOS管G10和PMOS管G11的源极相接,NMOS管G10的漏极接直 流电源VDD,NMOS管G10的栅极接外输入In1,PMOS管G11的栅极接外输入In2,阈值鉴 别器负载接在PMOS管G11的漏极和地之间,PMOS管G11的漏极为阈值鉴别器的输出Vout1, Vout1连接到受控管GT1的栅极和反相器输入;反相器中NMOS管G13的漏极接地,PMOS管 G12的漏极接另一直流电源VD,PMOS管G12和NMOS管G13的二个栅极相连接为反相器输 入;PMOS管G12和NMOS管G13的二个漏极相连接为反相器的输出Vout0,Vout0连接到受控 管GT0的栅极。

本发明的MOS管阈值扩展电路还有这样一些结构特征:

1、所述的外输入In1为输入电压Vx,外输入In2为参考电压Vref;

2、所述的外输入In1为参考电压Vref,外输入In2为输入电压Vx;

3、所述的阈值鉴别器负载为电阻R10;

4、所述的阈值鉴别器负载为电流源I10。

本发明MOS管阈值扩展方法为:

1、设定阈值鉴别器参数为Vextn1=Vref+Vtn+|Vtp|,阈值鉴别器按参考电压Vref对信 号输入Vx进行鉴别,阈值鉴别器的输出Vout1接受控管GT1栅极,当Vx≥Vextn1时,Vout1产生 正电压控制受控管GT1导通,使受控管GT1扩展阈值的数值为Vextn1,受控管GT1开启性质保 持不变;Vout1接反相器输入,反相器输出Vout0接受控管GT0栅极,当Vx<Vextn1时,Vout0产 生正电压控制受控管GT0导通,受控管GT0开启性质改变;调节参考电压Vref来变动改变受控 管GT1扩展阈值的数值;

2、设定阈值鉴别器参数为Vextn0=Vref-Vtn-|Vtp|,阈值鉴别器按信号输入Vx对参考 电压Vref进行鉴别,阈值鉴别器的输出Vout0接受控管GT0栅极,当Vx<Vextn0时,Vout0产生 正电压控制受控管GT0导通,使受控管GT0扩展阈值的数值为Vextn0,受控管GT0开启性质改 变;Vout0接反相器输入,反相器输出Vout1接受控管GT1栅极,当Vx≥Vextn0时,Vout1产生正 电压控制受控管GT1导通,受控管GT1开启性质保持不变;调节参考电压Vref来变动改变受控 管GT1扩展阈值的数值。

本发明的扩展方法还有这样一些技术特征:

1、参考电压Vref满足VDD≥Vref≥0,则NMOS管G10的栅极接输入电压Vx,PMOS管G11 的栅极接参考电压Vref的阈值扩展电路满足VDD+Vtn+|Vtp|≥Vextn1≥Vtn+|Vtp|;NMOS 管G10的栅极接参考电压Vref,PMOS管G11的栅极接输入电压Vx的阈值扩展电路满足VDD -Vtn-|Vtp|≥Vextn0≥-Vtn-|Vtp|;二种MOS管阈值扩展电路联合时的扩展阈值大小的 选择范围扩大到VDD+Vtn+|Vtp|和-Vtn-|Vtp|之间。

本发明中MOS管阈值扩展电路的放大作用提高了开启分辨率。MOS管阈值扩展电路信 号(Vx和Vref)是栅极输入,吸收参考电压源的有耗功率几乎为0,参考电压源采用一串二 极管(或一串高阻值的电阻和二极管)按分压器形式组成,选取参考电压源工作电流很低; 设参考电压Vref满足VDD≥Vref≥0,则第一种MOS管阈值扩展电路满足VDD+Vtn+ |Vtp|≥Vextn1≥Vtn+|Vtp|,第二种MOS管阈值扩展电路满足VDD-Vtn-|Vtp|≥Vextn0≥ -Vtn-|Vtp|;二种MOS管阈值扩展电路联合时的扩展阈值大小的选择范围扩大到VDD Vtn+|Vtp|和-Vtn-|Vtp|之间。阈值鉴别器输出接到反相器输入后,在反相器输出形成 的控制信号与阈值鉴别器输出极性相反,由此使反相器输出控制的NMOS管和鉴别器输出控 制的NMOS管的开启性质相反,而扩展阈值的数值二者相同。二种MOS管阈值扩展电路联 合应用到多值电路时,对功能相重的部分电路可合并或删去,甚至可按具体应用需要的功能 选出其中有用的部分电路保留,删去不需要功能的部分电路。

具体的和详细的内容说明如下:

本发明所述的第一种MOS管阈值扩展电路示如图1左虚框,该电路输出Vout0和Vout1分 别接到受控制NMOS管GT0和GT1的栅极,使GT0和GT1的阈值扩展(放大、缩小、改变开 启性质和提高开启分辨率的);图1右是接有阈值扩展电路的管GT0和GT1的符号(称为扩阈 型NMOS管)。设VDD≥VD≥Vtn+|Vtp|,因Vextn1=Vref+Vtn+|Vtp|,NMOS管和PMOS 管阈值电压分别为Vtn>0和Vtp<0。图1虚框中管G10和G11的栅极对源极电位差分别为Vgs10 和Vgs11,当Vgs10≥Vtn时G10导通;当Vgs11≤Vtp时管G11导通。因为G10和G11的二源极相接, 所以仅当G10栅压Vg10对G11栅压Vg11的差Vg10-Vg11≥Vtn+|Vtp|时,G10和G11才同时导 通,否则G10和G11同时截止。因Vg10=Vx,Vg11=Vref,由此得出:①当Vg10-Vg11=Vx-Vref≥Vtn +|Vtp|,即输入电压Vx≥Vextn1时,G10和G11导通,电阻R10上电压Vout1为高电平VOH, 使GT1导通;Vout1经反相器反相后,产生输出Vout0=0伏,使GT0截止。②当Vx<Vextn1时, G10和G11截止,电阻R10电压为Vout10伏,使GT1截止;Vout1经CMOS反相器反相后,产生 输出Vout0=VD,使GT0导通。由此表明,原来GT0和GT1都是当Vx≥Vtn时导通,经图中虚框 所示的阈值扩展电路后,使GT1变成Vx≥Vextn1时导通,使GT0变成Vx<Vextn1时导通,也即 GT1和GT0的阈值电压大小扩展为Vextn1,GT0开启性质改变,GT1开启性质不变,另外,因阈 值扩展电路有放大作用,开启分辨率提高,即只需较小的输入电压增量ΔVx,就使GT1和GT0 由截止到导通(或反之)。有二类表示方法:①扩展阈值电压表示法(利于电路测试)。如上 述≥Vextn1和<Vextn1,单位为伏;②归一化扩展阈值表示法(利于电路设计和理论分析)。先计 算Vextn1的归一化阈值t=Vextn1/Δ(t是比值,无单位;阶梯电压Δ=VK’/K′,对K值电路,最 高逻辑值K′=K-1,最高逻辑电平VK’接近VDD);在图1右扩阈型NMOS管GT1和GT0旁分 别标记它的归一化扩展阈值为≥t(输入逻辑值x≥t时导通)和<t(x<t时导通)。

本发明所述的第二种MOS管阈值扩展电路示如图2,图2电路结构和图1完全相同,只 是将图1中的Vx和Vref互换,GT0和GT1互换,Vout0和Vout1互换,因Vextn0=Vref-Vtn-|Vtp|。 同上法得出:①当Vref-Vx≥Vtn+|Vtp|,即Vx≤Vextn0时,Vout0=VOH,使GT0导通;Vout1=0 伏,使GT1截止。②当Vx<Vextn0时,Vout0=0伏,使GT0截止;Vout1=VD,使GT1导通。与前 述相同,GT1和GT0分别变成Vx≥Vextn0和Vx<Vextn0时导通。计算t=Vextn0/Δ,在图2右GT1 和GT0旁分别标记≥t和<t。

二种MOS管阈值扩展电路可联合使用,并根据实际需要可部分或全部省去其中的反相 器。采用MOS管阈值扩展电路可实现T形网络扩阈型任意K值(如7值门)电路,包括K 值非门、右移门、跟随器和左移门(如7值非门、右移门、跟随器和左移门),其中K值非 门、右移门、跟随器(如7值非门、右移门、跟随器)的完全相同,左移门结构几乎全同(只 改一连线),电路结构简单,容易转换。然而现有多值电路中右移门,非门,跟随器和左移门 电路结构差别非常大,并且电压型MOS或BiCMOS多值电路不能到达七值。

为了实现MOS型或BiCMOS型七值逻辑电路,MOS管阈值扩展电路图1和2所用的参 考电压Vref可选为1.9伏,3.1伏,4.1伏(取自微导通状态的一组串联二极管,导通电流约为 1μA),NMOS管的Vtn=0.95伏,输出Vout0和Vout1的Pspice计算机模拟分别示如图16和17, 图16中V(a-55),V(a-45),V(a-35),V(a-25),V(a-15),V(a-05)对应6个Vout0, 所扩展阈值的依次为<5.9伏,<4.75伏,<3.45伏,<2.5伏,<1.5伏,<0.55伏。图17 中V(ap55),V(ap45),V(ap35),V(ap25),V(ap15),V(ap05)对应6个Vout1,所 扩展阈值的依次为≥6.05伏,≥4.8伏,≥3.5伏,≥2.7伏,≥1.6伏,≥0.6伏。上述扩展阈值的 绝对值都在6对相邻逻辑电平之间。图中只用三个Vref,如增加参考电压Vref个数,调节各自 的Vref,可使扩展阈值的数值接近相邻逻辑电平中点。

Pspice计算机模拟波形图20最上第1小图是正弦信号a,将a输送到一个前置七值跟随器 的输入,由它一次整形,就在它的输出形成七值信号x(第2个小图)。如果用多级离子注入 技术改变NMOS管阈值,并构成多值门,则正弦信号a需要二级多值门整形,才能形成多值 信号;表明因阈值扩展电路有放大作用,提高了开启分辨率,只需较小的输入电压增量ΔVx, 就使管由截止到导通(或反之)。

图8是常用的接地的多输出精密镜像电流源,利用该电流源,将阈值扩展电路图1中‘接 地的电阻R10’用‘接地的电流源I10’代替,得出图9所示的本发明第三种接有电流源I10的阈值 扩展电路。图2可作上述同样代替。图7是另一种常用的接VDD的多输出精密镜像电流源, 利用该电流源,将图3中‘接VDD的电阻R’用‘接VDD的电流源I’代替,得出图10所示的接有 电流源I的七值非门。按同样方法,将图4、图5、图6中‘接VDD的电阻R’依次用‘接VDD的 电流源I’代替,各自得出接有电流源I的七值右移门、七值左移门、七值跟随器。

(四)附图说明

图1为本发明第一种MOS管阈值扩展电路和符号图;

图2为本发明第二种MOS管阈值扩展电路和符号图;

图3为本发明第一种T形网络扩阈型七值非门电路图;

图4为本发明T形网络扩阈型七值右移门电路图;

图5为本发明T形网络扩阈型七值左移门电路图;

图6为本发明T形网络扩阈型七值跟随器电路图;

图7为已有第一种多输出精密镜像电流源电路图和符号图;

图8为已有第二种多输出精密镜像电流源电路图和符号图;

图9为本发明第三种MOS管阈值扩展电路和符号图;

图10为本发明第二种T形网络扩阈型七值非门电路图;

图11为本发明第一种T形网络扩阈型任意值非门电路图;

图12为本发明T形网络扩阈型任意值右移门电路图;

图13为本发明T形网络扩阈型任意值左移门电路图;

图14为本发明T形网络扩阈型任意值跟随器电路图;

图15为本发明第二种T形网络扩阈型任意值非门电路图;

图16为本发明阈值扩展电路图1和图2的计算机模拟波形图之一;

图17为本发明阈值扩展电路图1和图2的计算机模拟波形图之二;

图18为本发明阈值扩展电路图1和图2中用电流源I10代替电阻R10后的计算机模拟波 形图之一;

图19为本发明阈值扩展电路图1和图2中用电流源I10代替电阻R10后的计算机模拟波 形图之二;

图20为本发明T形网络扩阈型七值门电路图3、4、5和6的计算机模拟波形图之一;

图21为本发明T形网络扩阈型七值门电路图3、4、5和6中用电流源I代替电阻R后 的计算机模拟波形图之二。

(五)具体实施方式

下面结合附图和具体实施例对本发明作进一步的说明:

实施例1:T形网络扩阈型七值非门电路

结合图3,本实施例采用6个扩阈型NMOS管Gi(i=1,2,3,4,5,6),它们的栅极经 阈值扩展电路接输入x;管G1源极接地,其它管G2~G6的源极都接引线g,g有二连接方式: g接地和g接管G1漏极,七值非门选取g接地;采用5个二极管Di(i=1,2,3,4,5),二 极管Di的负极和正极依次接扩阈型NMOS管Gi的漏极和扩阈型NMOS管Gi+1的漏极;扩阈 型NMOS管G6的漏极经过负载接电源VDD,并在扩阈型NMOS管G6的漏极形成7值非门 输出y。7值非门的扩阈型NMOS管Gi的归一化扩展阈值按i=1,2,3,4,5,6顺序依次取 为≥0.5,≥1.5,≥2.5,≥3.5,≥4.5,≥5.5。

七值非门要求:当输入x为6、5、4、3、2、1、0时,输出y依次为0、1、2、3、4、5、 6。图3扩阈型NMOS管Gi的归一化扩展阈值按i=1,2,3,4,5,6顺序依次为≥0.5,≥1.5, ≥2.5,≥3.5,≥4.5,≥5.5,g接地;图3满足非门要求:①当x=6时,则x≥5.5,G6导通, 输出y=0(Vy=0Δ);②当x=5时,则x≥4.5,G6截止,G5和D5导通,输出y=1(Vy=1Δ); ③当x=4时,则x≥3.5,G5、G6截止,G4和D4、D5导通,输出y=2(Vy=2Δ);④当x=3 时,则x≥2.5,G4~G6截止,G3和D3~D5导通,输出y=3(Vy=3Δ);⑤当x=2时,则x≥1.5, G3~G6截止,G2和D2~D5导通,输出y=4(Vy=4Δ);⑥当x=1时,则x≥0.5,G2~G6截 止,G1和D1~G5导通,输出y=5(Vy=5Δ);⑦当x=0时,则G1~G6都不满足导通条件, G1~G6全都截止,输出y=6(Vy近6Δ,选VDD近6Δ)。

实施例2:T形网络扩阈型七值右移门电路

图4和图3结构相同,七值右移门图4中G1~G6的的扩阈型NMOS管Gi的归一化扩展 阈值按i=1,2,3,4,5,6顺序依次取为<4.5,<3.5,<2.5,<1.5,<0.5,≥5.5。

七值右移门要求:当输入x为6、0、1、2、3、4、5时,右移门输出z依次为0、1、2、 3、4、5、6。图4扩阈型NMOS管Gi的归一化扩展阈值按i=1,2,3,4,5,6顺序依次为<4.5, <3.5,<2.5,<1.5,<0.5,≥5.5。图4满足右移门要求(①~⑦的各管状态和非门图3 完全相同):①当x=6时,则x≥5.5,G6导通,输出z=0。②当x=0时,则x<0.5,G6截止, G5和D5导通,输出z=1;③当x=1时,则x<1.5,G5、G6截止,G4和D4、D5导通,输出 z=2;④当x=2时,则x<2.5,G4~G6截止,G3和D3~D5导通,输出z=3;⑤当x=3时,则 x<3.5,G3~G6截止,G2和D2~D5导通,输出z=4;⑥当x=4时,则x<4.5,G2~G6截止, G1和D1~G5导通,输出z=5;⑦当x=5时,则G1~G6都不满足导通条件,G1~G6全都截止, 输出z=6

实施例3:T形网络扩阈型七值跟随器电路

图6和图3结构相同,七值跟随器图6中G1~G6的的扩阈型NMOS管Gi的归一化扩展 阈值按i=1,2,3,4,5,6顺序依次取为<5.5,<4.5,<3.5,<2.5,<1.5,<0.5。

七值跟随器要求:当输入x为0、1、2、3、4、5、6时,输出u仍依次为0、1、2、3、 4、5、6。图6扩阈型NMOS管Gi的归一化扩展阈值按i=1,2,3,4,5,6顺序依次取为<5.5, <4.5,<3.5,<2.5,<1.5,<0.5,g接地;图6满足跟随器要求(①~⑦的各管状态和非 门图3也是完全相同):①当x=0时,则x<0.5,G6导通,输出u=0;②当x=1时,则x<1.5, G6截止,G5和D5导通,输出u=1;③当x=2时,则x<2.5,G5、G6截止,G4和D4、D5导 通,输出u=2;④当x=3时,则x<3.5,G4~G6截止,G3和D3~D5导通,输出u=3;⑤当 x=4时,则x<4.5,G3~G6截止,G2和D2~D5导通,输出u=4;⑥当x=5时,则x<5.5, G2~G6截止,G1和D1~G5导通,输出u=5;⑦当x=6时,则G1~G6都不满足导通条件, G1~G6全都截止,输出u=6。

实施例4:T形网络扩阈型七值左移电路

结合图5(除g接管G1漏极外,图5和图3相同),7值左移门图5中G1~G6的扩阈型 NMOS管Gi的归一化扩展阈值按i=1,2,3,4,5,6顺序依次取为≥0.5,<5.5,<4.5,<3.5, <2.5,<1.5。

七值左移门要求:当输入x为1、2、3、4、5、6、0时,输出w依次为0、1、2、3、4、 5、6。图5扩阈型NMOS管Gi的归一化扩展阈值按i=1,2,3,4,5,6顺序依次取为≥0.5, <5.5,<4.5,<3.5,<2.5,<1.5,g接管G1的漏极;图5满足左移门要求:①当x=1时, 则x<1.5,x≥0.5,G6、G1导通,输出w=0;②当x=2时,则x<2.5,x≥0.5,G6截止,G5、 G1和D5导通,输出w=1;③当x=3时,则x<3.5,x≥0.5,G5、G6截止,G4、G1和D4、 D5导通,输出w=2;④当x=4时,则x<4.5,x≥0.5,G4~G6截止,G3、G1和D3~D5导通, 输出w=3;⑤当x=5时,则x<5.5,x≥0.5,G3~G6截止,G2、G1和D2~D5导通,输出w=4; ⑥当x=6时,则x≥0.5,G2~G6截止,G1和D1~D5导通,输出w=5。⑦当x=0时,则不满 足x≥0.5,G1截止,输出w=6。

上述图3~6具体说明如下:

图3~6的输入都是x,它们的阈值扩展电路可共用(按阈值扩展大小和性质)。对图3~ 6进行Pspice计算机模拟,得出模拟波形示如图20,图20从上到下依次为a,x,y,z,w, u共6个波形,最上第1小图是正弦信号a,先将a输送到一个前置七值跟随器的输入,由它的 输出形成七值信号x,波形示如第2个小图。再将x同时输送到七值非门、七值右移门、七 值左移门和七值跟随器,该4个门的输出依次为y,z,w,u,分别示如第3,第4,第5, 第6小图,由该4个小图看出:y、z、w和u各自满足七值非门、七值右移门、七值左移门 和七值跟随器的要求。还可看出七值跟随器的作用:①整形作用,如将正弦信号a(非七值 信号)一次整形为七值信号x,开启分辨率提高。②驱动作用,即增加扇出系数。实际七值 信号有6级阶梯,并不是理想的等阶梯,但要求各门输出的每级阶梯信号相对偏移很小。

根据图20的波形测出x,y,z,w,u的各级逻辑电平为:①0电平依次为0.019伏,0.004 伏,0.004伏,0.020伏,0.019伏;②1电平依次为0.91伏,0.906伏,0.92伏,0.92伏,0.91 伏;③2电平依次为1.928伏,1.928伏,1.93伏,1.943伏,1.928伏;④3电平依次为3.025 伏,3.025伏,3.021伏,3.035伏,3.025伏;⑤4电平依次为4.158伏,4.158伏,4.158伏, 4.165伏,4.158伏;⑥5电平依次为5.31伏,5.31伏,5.31伏,5.31伏,5.302伏;⑦6电平 依次为6.94伏,6.936伏,6.935伏,7.2伏,6.94伏;各级逻辑电平相对偏移很小(其中可 取≥6.5伏为6电平)。

接有电流源I的七值右移门、七值左移门、七值跟随器的Pspice计算机模拟波形示如图 21,从上到下依次为a,x,y,z,w,u共6个波形,显然图21和图20类似。由图21得出: y、z、w和u满足七值非门、七值右移门、七值左移门和七值跟随器的要求。

根据图21中的波形测出x,y,z,w,u的各级逻辑电平为:①0电平依次为0.019伏, 0.004伏,0.004伏,0.019伏,0.019伏;②1电平依次为0.91伏,0.905伏,0.92伏,0.92伏, 0.91伏;③2电平依次为1.952伏,1.952伏,1.955伏,1.972伏,1.952伏;④3电平依次为 3.16伏,3.16伏,3.10伏,3.12伏,3.16伏;⑤4电平依次为4.33伏,4.33伏,4.33伏,4.34 伏,4.33伏;⑥5电平依次为5.61伏,5.63伏,5.62伏,5.607伏,5.61伏;⑦6电平依次为 7.125伏,7.125伏,7.125伏,7.125伏,7.125伏;每级逻辑电平相对偏移都很小。

实施例5:T形网络扩阈型任意值通用门电路(包括任意值值非门、任意值值右移门、任 意值值跟随器和任意值值左移门,有相同的电路结构)

T形网络扩阈型通用门电路电构如下:设定任意值为K值,K=3,4,……;采用K-1=K′ 个扩阈型NMOS管Gi,i=1,2,3,……,K′;扩阈型NMOS管Gi的栅极经阈值扩展电路 连接输入x;管G1源极接地,其它管G2~GK’的源极都接引线g,g有二连接方式:g接地和 g接管G1漏极;采用K′-1个二极管Di,i=1,2,3,……,K′-1,Di的负极和正极依次连接 扩阈型NMOS管Gi的漏极和扩阈型NMOS管Gi+1的漏极;扩阈型NMOS管GK’的漏极经过 负载接电源VDD,并在扩阈型NMOS管GK’的漏极形成任意值通用门输出;

K值非门(参看图11),它的扩阈型NMOS管Gi的归一化扩展阈值按i=1,2,3……,K′-1, K’顺序依次取为≥0.5,≥1.5,≥2.5,……、≥K′-2.5,≥K′-1.5,≥K′-0.5,g接地,通用 门输出为非门输出y;

K值右移门(参看图12),它的扩阈型NMOS管Gi的归一化扩展阈值按i=1,2,3……, K′-1,K’顺序依次取为<K′-1.5,<K′-2.5,<K′-3.5,……,<1.5,<0.5,≥K′-0.5,g接 地,通用门输出为右移门输出z;

K值跟随器(参看图14),它的扩阈型NMOS管Gi的归一化扩展阈值按i=1,2,3……, K′-1,K’顺序依次取为<K′-0.5,<K′-1.5,<K′-2.5,……,<2.5,<1.5,<0.5,g接地, 通用门输出为跟随器输出u;

K值左移门(参看图13),它的扩阈型NMOS管Gi的归一化扩展阈值按i=1,2,3……, K′-1,K’顺序依次为≥0.5,<K′-0.5,<K′-1.5,<K′-2.5,……,<3.5,<2.5,<1.5,g 接管G1漏极,通用门输出为左移门输出w。

本实施例的具体的和详细的内容说明如下:

(1)K值右移门要求:当输入x为K’、0、1、2、……K′-3、K′-2、K′-1时,右移门 输出z依次为0、1、2、3、……K′-2、K′-1、K′。图12扩阈型NMOS管Gi的归一化扩展 阈值按顺序依次为<K′-1.5,<K′-2.5,<K′-3.5,……,<1.5,<0.5,≥K′-0.5,g接地, 图12满足右移门要求:①当x=K′时,则x≥K′-0.5,GK’导通,输出z=0(VZ=0Δ);②当 x=0时,则x<0.5,GK’截止,GK’-1和DK’-1导通,输出z=1(VZ近1Δ);③当x=1时,则x<1.5, GK’-1、GK’截止,GK’-2和DK’-2、DK’-1导通,输出z=2(VZ近2Δ);④当x=2时,则x<2.5, GK’-2~GK’截止,GK’-3和DK’-3~DK’-1导通,输出z=3(VZ近3Δ);……⑤当x=K′-4时,则 x<K′-3.5,G4~GK’截止,G3和D3~DK’-1导通,输出z=K′-3(VZ近(K′-3)Δ);⑥当x=K′-3 时,则x<K′-2.5,G3~GK’截止,G2和D2~DK’-1导通,输出z=K′-2(Vy近(K′-2)Δ);⑦ 当x=K′-2时,则x<K′-1.5,G2~GK’截止,G1和D1~DK’-1导通,输出z=K′-1(VZ近(K′-1)Δ); ⑧当x=K′-1时,则G1~GK’不满足导通条件,G1~GK’全都截止,输出z=K′(VZ近K′Δ, 选VDD近K′Δ)。

(2)K值非门要求:当输入x为K′、K′-1、K′-2、K′-3、……3、2、1、0时,非门 输出y依次为0、1、2、3、……K′-3、K′-2、K′-1、K′。图11管Gi的归一化扩展阈值按 顺序依次为≥0.5,≥1.5,≥2.5,……、≥K′-2.5,≥K′-1.5,≥K′-0.5,g接地,图11满足 非门要求:①当x=K′时,则x≥K′-0.5,GK’导通,输出y=0;②当x=K′-1时,则x≥K′-1.5, GK’截止,GK’-1和DK’-1导通,输出y=1;③当x=K′-2时,则x≥K′-2.5,GK’-1、GK’截止,GK’-2 和DK’-2、DK’-1导通,输出y=2;④当x=K′-3时,则x≥K′-3.5,GK’-2~GK’截止,GK’-3和DK’-3~ DK’-1导通,输出y=3;……⑤当x=3时,则x≥2.5,G4~GK’截止,G3和D3~DK’-1导通,输 出y=K′-3;⑥当x=2时,则x≥1.5,G3~GK’截止,G2和D2~DK’-1导通,输出y=K′-2;⑦ 当x=1时,则x≥0.5,G2~GK’截止,G1和D1~GK’-1导通,输出y=K′-1;⑧当x=0时,则 G1~GK’不满足导通条件,G1~GK’全都截止,输出y=K′。

(3)K值跟随器要求:当输入x为0、1、2、3、……K′-3、K′-2、K′-1、K′时,跟 随器输出y依次为0、1、2、3、……K′-3、K′-2、K′-1、K′。图14管Gi的归一化扩展阈 值按顺序依次为<K′-0.5,<K′-1.5,<K′-2.5,……,<2.5,<1.5,<0.5,g接地,图14 满足跟随器要求:①当x=0时,则x<0.5,GK’导通,输出u=0;②当x=1时,则x<1.5, GK’截止,GK’-1和DK’-1导通,输出u=1;③当x=2时,则x<2.5,GK’、GK’-1截止,GK’-2和 DK’-2、DK’-1导通,输出u=2;④当x=3时,则x<3.5,GK’-2~GK’截止,GK’-3和DK’-3~DK’-1 导通,输出u=3;……⑤当x=K′-3时,则x<K′-2.5,G4~GK’截止,G3和D3~DK’-1导通, 输出u=K′-3;⑥当x=K′-2时,则x<K′-1.5,G3~GK’截止,G2和D2~DK’-1导通,输出y=K′-2; ⑦当x=K′-1时,则x<K′-0.5,G2~GK’截止,G1和D1~DK’-1导通,输出u=K′-1;⑧当x=K′ 时,则G1~GK’不满足导通条件,G1~GK’全都截止,输出u=K′。

(4)K值左移门要求:当输入x为1、2、3、4、……K′-2、K′-1、K′、0时,左移门 输出w依次为0、1、2、3、……K′-3、K′-2、K′-1、K′。图13管Gi的归一化扩展阈值按 顺序依次为≥0.5,<K′-0.5,<K′-1.5,<K′-2.5,……,<3.5,<2.5,<1-5,g接管G1 的漏极,图13满足左移门要求:①当x=1时,则x<1.5,x≥0.5,GK’和G1导通,输出w=0; ②当x=2时,则x<2.5,x≥0.5,GK’截止,GK’-1、G1和DK’-1导通,输出w=1;③当x=3时, 则x<3.5,x≥0.5,GK’、GK’-1截止,GK’-2、G1和DK’-2、DK’-1导通,输出w=2;④当x=4时, 则x<4.5,x≥0.5,GK’-2~GK’截止,GK’-3、G1和DK’-3~DK’-1导通,输出w=3;……⑤当x=K′-2 时,则x<K′-1.5,x≥0.5,G4~GK’截止,G3、G1和D3~DK’-1导通,输出w=K′-3;⑥当 x=K′-1时,则x<K′-0.5,x≥0.5,G3~GK’截止,G2、G1和D2~DK’-1导通,输出w=K′-2; ⑦当x=K′时,则x≥0.5,G2~GK’截止,G1和D1~DK’-1导通,输出w=K′-1;⑧当x=0时, 则不满足x≥0.5,G1截止,输出w=K′。K值门电路验证方法和前述七值门电路类似,可用 数学上的归纳法证明满足:y是x的非,z是x的右移,u是x的跟随,w是x的左移。本发 明可推广到七值、任意K值触发器和时序电路。

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