技术领域
[0001] 本
发明公开的系统和方法涉及
半导体存储器。更具体地，本发明公开的系统和方法涉及高密度存储器结构。
背景技术
[0002] 通常，集成
电路（IC）芯片中的存储器件作为计算或通信器件中的内部存储单元。一般而言，存储器件包括用于存储数据的以行和列布置的存储单元的阵列，且行和列译码器电路连接到存储单元的阵列以用于
访问响应外部地址的存储单元阵列。存储器件中的每列存储单元可连接到一个或多个I/O位线，每个I/O位线用于从外部地址
指定的存储单元读取/写入数据。
[0003] 用于计算或通信器件的两种类型的存储器是诸如动态
随机存取存储器（DRAM）的随机存取存储器（RAM）和静态随机存取存储器（SRAM），DRAM将每个数据位存储到存储器内的分开的电容器中，SRAM使用自
锁电路存储每个数据位。两种类型的存储器都是不稳定的，意味着当芯片断电时，存储器的内容将丢失。SRAM具有不需要刷新就可以保存数据的优势特征，并且其常用于集成电路。嵌入式SRAM尤其常用于高速通信、
图像处理和芯片上系统（SOC）应用。用于计算或通信器件的另一类存储器是闪速存储器，闪速存储器是
电子稳定计算机存储器件，其可电清除和重编程，并且即使当芯片断电时其仍可留存存储信息。
[0004] 存储器的结构通常包括以行和列设置的多个位单元以形成阵列。每个位单元包括连接到位线和字线的多个晶体管，位线和字线用于从位单元读取一个数据位或多个数据位以及将一个数据位或多个数据位写入位单元。
发明内容
[0005] 为了解决
现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体存储器，包括：
[0006] 多个子存储体，所述多个子存储体中的每一个子存储体均包括与局部位线组连接的一行或多行存储器位单元，其中，所述子存储体共享相同的全局位线组，以用于从所述子存储体的所述存储器位单元读取数据和/或将数据写入所述子存储体的所述存储器位单元；
[0007] 多个
开关元件，用于每个所述子存储体，其中，每个所述开关元件均连接所述子存储体中的相应一个所述存储器位单元的所述局部位线和所述全局位线，以用于在所述局部位线和所述全局位线之间进行数据传输；
[0008] 多根存储体选择
信号线，所述多个存储体选择信号线的中的每一根均与相应一个所述子存储体中的所述开关元件连接，其中，所述存储体选择信号线承载多个存储体选择信号以选择一个所述子存储体，从而用于在所述局部位线和所述全局位线之间进行数据传输。
[0009] 在上述半导体存储器中，进一步包括：I/O电路，包括一个或多个电路部件，其中，所述多个子存储体共享所述电路部件。
[0010] 在上述半导体存储器中，其中：每个所述开关元件均是传输/传送晶体管。
[0011] 在上述半导体存储器中，其中：所述开关元件通过所述局部位线的相应全局位线实现所述局部位线的预充电。
[0012] 在上述半导体存储器中，其中：通过所述存储体选择信号线承载的所述多个存储体选择信号只选择一个所述子存储体，以用于在所述局部位线和所述全局位线之间进行数据传输。
[0013] 在上述半导体存储器中，其中：选择所述子存储体的所述存储体选择信号启动所述子存储体中的所有开关元件，以用于在所述局部位线和所述全局位线之间进行数据传输。
[0014] 在上述半导体存储器中，其中：所述I/O电路通过所述局部位线控制与所述存储器位单元连接的所述全局位线组。
[0015] 在上述半导体存储器中，进一步包括：I/O电路，包括一个或多个电路部件，其中，所述多个子存储体共享所述电路部件，其中：所述多个子存储体共享的电路部件包括所述I/O电路中的一个或多个列多路复用器、位线预充电器、感测
放大器和I/O写入
驱动器。
[0016] 在上述半导体存储器中，其中：所述局部位线组和所述全局位线组形成在包括所述半导体存储器的集成电路的分开的金属层上。
[0017] 根据本发明的另一方面，还提供了一种半导体存储器单元结构，包括：
[0018] 存储器位单元，用于存储一个或多个数据位；
[0019] 局部位线与全局位线，用于从所述存储器位单元读取数据和/或将数据写入所述存储器位单元；
[0020] 开关元件，连接所述存储器位单元的所述局部位线和所述全局位线，以用于在所述局部位线和所述全局位线之间进行数据传输；
[0021] 存储体选择信号线，与所述开关元件连接，其中，所述存储体选择信号线承载存储体选择信号以使所述局部位线和所述全局位线之间的数据能够传输到达所述存储器位单元或从所述存储器位单元传输出来。
[0022] 在上述半导体存储器单元结构中，其中：所述开关元件是传输/传送晶体管。
[0023] 在上述半导体存储器单元结构中，其中：所述开关元件通过所述全局位线实现所述局部位线的预充电。
[0024] 根据本发明的又一方面，还提供了一种用于形成半导体存储器的方法，包括：
[0025] 形成多个子存储体，所述多个子存储体中的每一个均包括连接至局部位线组的一行或多行存储器位单元，其中，所述子存储体共享相同的全局位线组，以用于从所述子存储体的所述存储器位单元读取数据和/或将数据写入所述子存储体的所述存储器位单元；
[0026] 形成用于每个所述子存储体的多个开关元件，其中，每个所述开关元件均连接所述子存储体中的相应的一个所述存储器位单元的局部位线和全局位线，以用于在所述局部位线和所述全局位线之间进行数据传输；
[0027] 将多根存储体选择信号线中的每一根与相应的一个所述子存储体中的所述开关元件连接，其中，所述存储体选择信号线承载多个存储体选择信号以选择一个所述子存储体，从而用于在所述局部位线和所述全局位线之间进行数据传输。
[0028] 在上述方法中，进一步包括：形成包括一个或多个电路部件的I/O电路，其中，所述多个子存储体共享所述电路部件。
[0029] 在上述方法中，进一步包括：利用所述开关元件，通过所述局部位线的相应全局位线实现所述局部位线的预充电。
[0030] 在上述方法中，进一步包括：通过所述多个存储体选择信号只选择一个所述子存储体，以用于在所述局部位线和所述全局位线之间进行数据传输。
[0031] 在上述方法中，进一步包括：通过所述多个存储体选择信号只选择一个所述子存储体，以用于在所述局部位线和所述全局位线之间进行数据传输，该方法还进一步包括：使所述子存储体中的所有所述开关元件导通，以用于在所述局部位线和所述全局位线之间进行数据传输。
[0032] 在上述方法中，进一步包括：所述I/O电路通过所述局部位线控制与所述存储器位单元连接的所述全局位线组。
[0033] 在上述方法中，进一步包括：形成包括一个或多个电路部件的I/O电路，其中，所述多个子存储体共享所述电路部件，该方法还进一步包括：所述多个子存储体共享所述I/O电路中的一个或多个列多路复用器、位线预充电器、感测放大器和I/O写入驱动器。
[0034] 在上述方法中，进一步包括：在包括所述半导体存储器的集成电路的分开的金属层上形成所述局部位线组和所述全局位线组。
附图说明
[0035] 图1A示出了根据一些
实施例的包括多个部分的子存储体的存储芯片的结构的一个实例。
[0036] 图1B进一步示出了根据一些实施例的包括多个子存储体的每个子存储体部分的结构。
[0037] 图1C示出了根据一些实施例的六个晶体管存储器位单元的一个实例。
[0038] 图1D进一步示出了根据一些实施例的存储芯片的每个部分的所有子存储体共享的I/O电路中的各个部件。
[0039] 图2示出了根据一些实施例的使局部位线能够通过开关元件与全局位线连接的子存储体的实施的一个实例。
[0040] 图3示出了根据一些实施例的用于存储芯片的读取/写入操作的多个信号的时序的一个实例。
[0041] 图4是用于形成存储芯片的高密度结构的方法的
流程图的一个实例，其中，存储芯片中的存储单元的局部位线通过开关元件连接到全局位线。
具体实施方式
[0042] 示例性实施例的这些描述旨在结合附图进行阅读，附图和示例性实施例均被认为是整个书面
说明书的一部分。除非另有明确描述，否则诸如“连接”和“互连”的关于附接、连接等的术语指的是结构之间直接地或通过中间结构间接地固定或附接的关系，以及双方均为可移动的或刚性附接的连接或关系。同样地，除非另有明确描述，否则诸如“耦合”、“连接”和“互连”的关于电连接的术语指的是结构之间直接地或通过中间结构间接地相互通讯的关系。
[0043]
发明人已经发明了实现高存储单元密度和高效存储单元存取的新型存储结构。该存储结构可用于存储芯片或
专用集成电路（ASIC）内的嵌入式存储器。使用该存储结构，存储器单元的局部位线通过开关元件（或开关）与全局位线连接，从而使得来自存储器单元的读取和写入信号可直接通过处于单一I/O阶段的局部位线和全局位线之间的开关。此外，可包括但不限于列多路复用器（译码器或选择器）、位线预充电器、感测放大器和I/O写入驱动器的存储器的各个外围电路可被存储单元的多个存储体或行共享以减小存储器的面积和成本。
[0044] 如在下文中提到的，“局部位线”指的是每个直接连接到存储器中的多个存储单元的位线，而“全局位线”指的是每个直接地或通过下文所述的开关连接到一个或多个局部位线的位线。把位线分成局部
水平和全部水平有助于减小每个位线上的存储器的
电流负载。
[0045] 图1A示出了存储器100的结构的一个实例，存储器100包括具有子存储体122（122-1至122-n）的多个部分102，其中，每个子存储体122包括一行或多行存储器位单元（或存储单元）120（在图1B中示出）。WL驱动器104用于驱动字线WL，字线WL控制对存储器位单元120的访问。同样地，在一些实施例中，WL驱动电路104还包括行译码器（未示出），行译码器接收行地址且使相应的字线WL能够选择部分102中的一个子存储体122以用于读取/写入操作。
每个部分102中的所有子存储体122共享相同的I/O电路106，I/O电路106包括子存储体122共享的各种电路（在下文对图2的描述中进行讨论）。
定时器电路108产生并为存储芯片100的操作提供
时钟信号，其中，当时钟信号在时钟周期中处于高（逻辑“1”）时，对存储器位单元执行读取或写入操作。
[0046] 图1B进一步示出了每个子存储体部分102的结构，其包括多个子存储体122。如图1B所示，每个子存储体122（122-1至122-n）包括一行或多行存储器位单元120，存储器位单元120以若干个列124（124-1至124-m）的形式布置。每个位单元120可由字线WL-i选择，WL-i水平地延伸跨过存储阵列（即，在x方向上）以用于对子存储体122-i的单行中的位单元的读取/写入操作。用于从存储器位单元120读取/写入若干数据的一对互补局部位线（“BL”）BL-j和BLB-j垂直地延伸跨过存储阵列100的存储器列124-j（即，在y方向上）。在一些实施例中，位线BL和BLB可包括扭结（twist）126，其用于缓解位线之间的连接问题或平衡BL和BLB的
载荷。
[0047] 图1C中示出了六个晶体管（“6T”）存储器位单元120的一个实例。虽然在下文中将单一端口6T存储器位单元作为存储器位单元120的一个实例进行描述，但是本领域一般技术人员将理解，可使用包括但不限于8T、10T、12T和14T（仅例举具有单一端口或双端口的几个实例）的其他数量的MOS晶体管形成存储器位单元120。
[0048] 如图1C所示，存储器位单元120包括由一对交叉耦合的
反相器130、132形成的锁存器128以用于存储数据位。反相器130包括用作上
拉晶体管的PMOS晶体管134和用作下拉晶体管的NMOS晶体管136。PMOS晶体管134具有连接至高压电源VDD的源极和连接至
节点138（用作反相器130的输出端）的漏极。反相器130的NMOS晶体管136具有连接到低压电源VSS的源极和连接到S节点138的漏极。晶体管134和136的栅极连接在一起，其用作反相器130的输入端和反相器132的输出端。
[0049] 如图1C所示，反相器132包括在一些实施例中用作上拉晶体管的PMOS晶体管142和在一些实施例中用作下拉晶体管的NMOS晶体管144。晶体管142具有连接至VDD的源极和连接至S节点138的栅极，并且晶体管142的漏极连接至晶体管144的漏极。反相器132的晶体管144具有连接至VSS的源极和连接至S节点138的栅极，并且晶体管144的漏极连接至晶体管
142的漏极。
[0050] 如图1C所示，存储器位单元120也包括多个传输晶体管146和150。在一些实施例中，晶体管146和150是NMOS晶体管，但是本领域技术人员应该理解，在其他实施例中，晶体管146和150可以为PMOS晶体管。晶体管146具有在节点154处与字线WL连接的栅极、连接至S节点138的源极和在节点156处与位线BL连接的漏极。晶体管150具有连接至SB节点140的源极、在节点162处与位线BLB连接的漏极和在节点164处与字线WL连接的栅极。
[0051] 图1D进一步示出了存储芯片100的每个部分102的所有子存储体122共享的图1A的I/O电路106的一个实施例中的各个部件。这些共享的部件包括但不限于列多路复用器（译码器或选择器）132、位线预充电器134、感测放大器136和I/O写入驱动器138。在这些部件之中，列多路复用器132接收列地址且使一个存储器列124能够用于读取/写入操作。在执行读取/写入操作之前，位线预充电器134将子存储体122的所有位线（BL和BLB）预充电至逻辑电平“1”。感测放大器136将位线的较小的
电压摆动放大至可识别的逻辑电平（“1”或“0”），从而使得可从存储器位单元120适当地读取数据。I/O写入驱动器138包括多个I/O单元（I/O）（每个I/O单元对应于存储器列124的位线对BL/BLB）以用于将数据位写入存储器位单元120。
[0052] 图2示出了子存储体122的操作实例，其使得局部位线BL/BLB能够通过开关元件160与全局位线GBL/GBLB连接。如图2所示，每个开关元件160使局部位线BL或BLB与相应的全局位线GBL或GBLB连接，并且使来自/到存储器位单元120的读取/写入数据位能够传输至全局位线GBL或GBLB。由相应的存储体选择信号线164承载的存储体选择信号BS控制每个子存储体122中的开关元件160，使其能够在一个时间点只选择一个子存储体122，而不选择该部分中的其他子存储体。同样地，在读取/写入操作期间，只有一个子存储体122被选择用于将要通过全局位线GBL或GBLB从子存储体的行中的存储器位单元120读取的数据或是将要通过全局位线GBL或GBLB写入子存储体的行中的存储器位单元120的数据，而且在所选择的子存储体122中的所有开关元件160是同时导通的。
[0053] 如图2中的放大细节所示，对于非限制性的实例，可使用NMOS晶体管、PMOS晶体管或NMOS与PMOS晶体管的组合实施每个开关元件160。在图2示出的实例中，可使用传输/传送晶体管实施每个开关元件160，该晶体管具有连接至承载存储体选择信号BS的存储体选择信号线164的栅极和分别连接至BL和GBL的源极和漏极。
[0054] 如图2所示，全局位线GBL、GBLB连接至单一I/O电路106且由单一I/O电路106控制，在一些实施例中，单一I/O电路106包括对应于存储器列124的多个I/O单元（未示出）。所有子存储体122共享包括但不限于I/O电路106中的列多路复用器132、位线预充电器134、感测放大器136和I/O写入驱动器138的各个部件（图1D）。对于位线的预充电，预充电器134首先对全局位线进行充电。然后在位线预充电阶段期间，开关元件160使局部位线能够通过相应的全局位线预充电。通过将这些与I/O相关的部件一起集成到I/O电路106中且共享这些与I/O相关部件，存储器100的结构节省了由这些外围部件占用的芯片面积且降低了存储芯片的成本。
[0055] 在一些实施例中，局部位线BL、BLB和全局位线GBL、GBLB在如图2所示的分开的金属层上实施，其中，局部位线BL/BLB在第一
导线层（例如，金属层M1）上实施，而全局位线GBL/GBLB在第二导线层（例如，金属层M3）上实施。
[0056] 图3示出了用于存储芯片100的读取/写入操作的多个信号的时序的实例。如图3的实例中所示，CLK是（二元）时钟信号，其中，当时钟信号处于时钟周期期间的高（逻辑“1”）时，执行对存储器位单元120的读取/写入操作。WL是字线使能信号，其能够通过局部位线BL/BLB对存储芯片的行中的存储位单元进行读取/写入操作。BS是存储体选择信号，其使能开关元件且选择一个子存储体122以用于局部位线BL/BLB和全局位线GBL/GBLB之间数据交换。GBL预充电是预充
电信号，其预充电全局位线GBL/GBLB，然后其在存储器操作的位线预充电阶段期间通过开关元件轮流对相应的局部位线BL/BLB充电。如图3所示，在存储器操作的读取访问阶段和写入访问阶段期间，GLB/GBLB上的数据与所选择的局部位线BL/BLB的数据相匹配，而未选择的局部位线是“静态（quiet）”的。
[0057] 图4是用于形成存储芯片的高密度结构的方法的流程图400的实例，其中，连接至存储器100中的存储器位单元120的局部位线BL、BLB通过开关元件（或开关）160连接到全局位线GBL、GBLB，从而使到达和来自存储器位单元120的读取和写入信号可直接在单一I/O阶段的局部位线BL、BLB和全局位线GBL、GBLB之间交换。
[0058] 在步骤402中，多个子存储体形成在存储器中，其中，每个子存储体包括与一组局部位线连接的一行或多行存储器位单元，其中，子存储体共享相同的全局位线组，以用于从存储器位单元读取数据和/或将数据写入存储器位单元。
[0059] 在步骤404中，包括用于每个子存储体的多个开关元件，其中，每个开关元件连接子存储体中的相应的一个存储器位单元的局部位线和全局位线以用于局部位线和全局位线之间的数据传输。
[0060] 在步骤406中，多个存储体选择信号线中的每一个与相应的一个子存储体中的开关元件连接，其中，存储体选择信号线承载存储体选择信号以选择一个用于在局部位线和全局位线之间进行数据传输的子存储体。
[0061] 在步骤408中，一个或多个电路部件包括在一个I/O电路中，其中，子存储体共享电路部件。
[0062] 对于上文描述的高密度存储器结构设计，在单一I/O阶段，可以从直接位于局部位线BL、BLB和全局位线GBL、GBLB之间的存储器100的子存储体122中的存储器位单元120读取数据或写入数据至直接位于局部位线BL、BLB和全局位线GBL、GBLB之间的存储器100的子存储体122中的存储器位单元120，其提供了对存储器100的快速读取/写入访问。此外，通过将各种I/O相关电路部件集成到I/O电路106中且与存储器100的每个部分102中的所有子存储体122共享各个I/O相关电路元件，该结构实现了存储器中的存储器位单元的高密度且减少了芯片面积和芯片的成本。
[0063] 在一些实施例中，半导体存储器包括多个子存储体，每个子存储体包括连接至局部位线的组的一行或多行存储器位单元，其中，子存储体共享用于从子存储体的存储器位单元读取数据和/或将数据写入子存储体的存储器位单元的相同的全局位线组。半导体存储芯片还包括用于每个子存储体的多个开关元件，其中，每个开关元件连接子存储体中的相应的一个存储器位单元的局部位线和全局位线以用于局部位线和全局位线之间的数据传输。半导体存储芯片还包括多个存储体选择信号线，多个存储体选择信号线中的每一根与相应的一个子存储体中的开关元件连接，其中，存储体选择信号线承载多个存储体选择信号以选择一个用于在局部位线和全局位线之间进行数据传输的子存储体。
[0064] 在一些实施例中，半导体存储芯片还包括I/O电路，该I/O电路包括一个或多个电路部件，其中，多个子存储体共享该电路部件。
[0065] 在一些实施例中，每个开关元件均是传输/传送晶体管。
[0066] 在一些实施例中，开关元件通过局部位线的相应的全局位线实现局部位线的预充电。
[0067] 在一些实施例中，由存储体选择信号线承载的多个存储体选择信号只选择一个用于在局部位线和全局位线之间进行数据传输的子存储体。
[0068] 在一些实施例中，选择子存储体的存储体选择信号启动子存储体中的所有的开关元件以用于局部位线和全局位线之间的数据传输。
[0069] 在一些实施例中，I/O电路通过局部位线控制连接至存储器位单元的全局位线组。
[0070] 在一些实施例中，多个子存储体共享的电路部件包括I/O电路中的一个或多个列多路复用器、位线预充电器、感测放大器和I/O写入驱动器。
[0071] 在一些实施例中，局部位线组和全局位线组形成在包括半导体存储器的集成电路的分开的金属层上。
[0072] 在一些实施例中，半导体存储器单元结构包括用于存储一个或多个数据位的存储器位单元和用于从存储器位单元读取数据和/或将数据写入存储器位单元的局部位线与全局位线。半导体存储器单元结构还包括开关元件，该开关元件连接存储器位单元的局部位线和全局位线以用于在局部位线和全局位线之间进行数据传输。半导体存储器单元结构还包括连接至开关元件的存储体选择信号线，其中，该存储体选择信号线承载存储体选择信号以使局部位线和全局位线之间数据能够传输到达/来自存储器位单元的。
[0073] 在一些实施例中，开关元件是传输/传送晶体管。
[0074] 在一些实施例中，开关元件通过全局位线实现局部位线的预充电。
[0075] 在一些实施例中，用于形成半导体存储器的方法包括形成多个子存储体，每个子存储体包括连接至局部位线组的一行或多行存储器位单元，其中，子存储体共享相同的全局位线组，以用于从子存储体的存储器位单元读取数据和/或将数据写入子存储体的存储器位单元。该方法还包括形成用于每个子存储体的多个开关元件，其中，每个开关元件连接子存储体中的相应的一个存储器位单元的局部位线和全局位线以用于在局部位线和全局位线之间进行数据传输。该方法还包括将多个存储体选择信号线中的每一根与每个子存储体中的开关元件连接，其中，存储体选择信号线承载多个存储体选择信号以选择相应的一个子存储体用于在局部位线和全局位线之间进行数据传输。
[0076] 在一些实施例中，方法还包括形成包括一个或多个电路部件的I/O电路，其中，多个子存储体共享该电路部件。
[0077] 在一些实施例中，方法还包括利用开关元件通过局部位线的相应全局位线实现局部位线的预充电。在一些实施例中，方法还包括通过多个存储体选择信号选择仅一个子存储体以用于在局部位线和全局位线之间进行数据传输。
[0078] 在一些实施例中，方法还包括使子存储体中的所有开关元件导通以用于在局部位线和全局位线之间进行数据传输。
[0079] 在一些实施例中，方法还包括所述I/O电路通过局部位线控制与存储器位单元连接的全局位线组。
[0080] 在一些实施例中，方法还包括多个子存储体共享I/O电路中的一个或多个列多路复用器、位线预充电器、感测放大器和I/O写入驱动器。
[0081] 在一些实施例中，方法还包括将局部位线组和全局位线组形成在包括半导体存储器的集成电路的分开的金属层上。
[0082] 虽然通过示例性实施例描述了本发明，但是本发明不限于此。相反，所附
权利要求应作广义地解释以包括本领域普通技术人员在不背离与本发明等效的范围的情况下可作出的本发明的其他变化例和实施例。
