元件芯片的制造方法
阅读：1029发布：2020-12-22
专利汇可以提供元件芯片的制造方法专利检索，专利查询，专利分析的服务。并且提供一种元件芯片的制造方法。 半导体 芯片的制造方法包括：准备 半导体晶片 ，所述半导体晶片具备露出有 凸 块 的表面、表面的相反侧的背面、形成有凸块的多个元件区域、以及划分元件区域的分割区域；在半导体晶片的表面沿着凸块通 过喷 涂法对包含掩模的原料的液体进行喷雾；在半导体晶片的表面形成被覆凸块并且具有使所述分割区域露出的开口的掩模；将半导体晶片的表面暴露于第一 等离子体 ，在凸块被掩模被覆的状态下，对露出在该开口的分割区域进行蚀刻，直至到达背面，从而将半导体晶片单片化。，下面是元件芯片的制造方法专利的具体信息内容。
1.一种元件芯片的制造方法，包括：
准备基板，所述基板具备露出有金属电极的第一面、所述第一面的相反侧的第二面、形成有所述金属电极的多个元件区域、以及划分所述元件区域的分割区域；
在所述基板的所述第一面沿着所述金属电极形成被覆所述金属电极并且具有使所述分割区域露出的开口的掩模；以及
将所述基板的所述第一面暴露于第一等离子体，在所述金属电极由所述掩模被覆的状态下，对露出在所述开口的所述分割区域进行蚀刻，直至到达所述第二面，从而将所述基板单片化。
2.根据权利要求1所述的元件芯片的制造方法，所述掩模的形成，通过利用喷涂法将包含所述掩模的原料的液体进行喷雾来进行。
3.根据权利要求1所述的元件芯片的制造方法，还包括：
用保持带保持所述基板的所述第二面；以及
在形成所述掩模之后，且在由所述保持带保持所述基板的所述第二面之后，在将所述基板单片化之前，将所述基板经由所述保持带载置在载置台。
4.根据权利要求3所述的元件芯片的制造方法，还包括：
在所述基板的单片化之后，将保持在所述保持带的状态的所述单片化了的所述基板暴露于第二等离子体，从而除去所述掩模而使所述金属电极露出。
5.根据权利要求1所述的元件芯片的制造方法，所述基板具备：
第一层，其是具有所述第二面的半导体层；以及
第二层，其是形成在所述第一层上、具有所述第一面并在所述第一面形成有所述金属电极的布线层，
在形成所述掩模之后，隔着所述掩模在所述基板表面粘附保护带，并对所述第一层进行研磨。
元件芯片的制造方法
技术领域
[0001] 本公开涉及元件芯片的制造方法。
背景技术
[0002] 作为将具备用分割区域划分的多个元件区域的基板单片化的方法，已知有如下方法，即，对分割区域从基板的一面进行等离子体蚀刻，直至到达另一面，从而进行单片化(等离子体划片(dicing))。基板通常具备半导体层、层叠在半导体层的电路层、配置在电路层的电极焊盘(键合焊盘)以及包含焊料球等金属材料的突起(凸块)等金属电极。通过对基板的分割区域进行等离子体蚀刻，从而形成具有上述电路层以及金属电极的元件芯片。
[0003] 将基板载置在设置于等离子体处理装置的载置台，从而进行等离子体划片。通常，基板载置在载置台，使得半导体层与载置台对置，从基板的配置有电极焊盘、凸块的面(电路层)侧照射等离子体而进行单片化(参照日本特开2002-93749号公报)。这是因为，可防止电极焊盘、凸块的由于与载置台的接触而造成的损伤，并且在单片化后进行的元件芯片的拾取会变得容易。此外，在日本特开2002-93749号公报中公开了如下内容，即，在电路层的表面露出了电极焊盘的状态下进行用于单片化的等离子体蚀刻(等离子体划片)。发明内容
[0004] 本公开的元件芯片的制造方法包括：准备基板，所述基板具备露出有金属电极的第一面、所述第一面的相反侧的第二面、形成有所述金属电极的多个元件区域、以及划分所述元件区域的分割区域；在所述基板的所述第一面沿着所述金属电极形成被覆所述金属电极并且具有使所述分割区域露出的开口的掩模；以及将所述基板的所述第一面暴露于第一等离子体，在所述金属电极被所述掩模被覆的状态下，对露出在所述开口的所述分割区域进行蚀刻，直至到达所述第二面，从而将所述基板单片化。
[0006] 图1A是第一实施方式涉及的元件芯片的制造方法的第一工序图。
[0007] 图1B是第一实施方式涉及的元件芯片的制造方法的第二工序图。
[0008] 图1C是第一实施方式涉及的元件芯片的制造方法的第三工序图。
[0009] 图1D是第一实施方式涉及的元件芯片的制造方法的第四工序图。
[0010] 图1E是第一实施方式涉及的元件芯片的制造方法的第五工序图。
[0011] 图1F是第一实施方式涉及的元件芯片的制造方法的第六工序图。
[0012] 图1G是第一实施方式涉及的元件芯片的制造方法的第七工序图。
[0013] 图1H是第一实施方式涉及的元件芯片的制造方法的第八工序图。
[0014] 图1I是第一实施方式涉及的元件芯片的制造方法的第九工序图。
[0015] 图1J是第一实施方式涉及的元件芯片的制造方法的第十工序图。
[0016] 图1K是第一实施方式涉及的元件芯片的制造方法的另一个第八工序图。
[0017] 图2是实施方式涉及的等离子体蚀刻装置的示意图。
[0018] 图3A是示出利用了旋涂法的掩模的示意图。
[0019] 图3B是示出利用了喷涂法的掩模的示意图。
[0020] 图4A是第二实施方式涉及的元件芯片的制造方法的第一工序图。
[0021] 图4B是第二实施方式涉及的元件芯片的制造方法的第二工序图。
[0022] 图4C是第二实施方式涉及的元件芯片的制造方法的第三工序图。
[0023] 图4D是第二实施方式涉及的元件芯片的制造方法的第四工序图。
[0024] 图4E是第二实施方式涉及的元件芯片的制造方法的第五工序图。
[0025] 图4F是第二实施方式涉及的元件芯片的制造方法的第六工序图。
[0026] 图4G是第二实施方式涉及的元件芯片的制造方法的第七工序图。
[0027] 图4H是第二实施方式涉及的元件芯片的制造方法的第八工序图。
[0028] 图4I是第二实施方式涉及的元件芯片的制造方法的第九工序图。
[0029] 图4J是第二实施方式涉及的元件芯片的制造方法的第十工序图。
[0030] 图4K是第二实施方式涉及的元件芯片的制造方法的第十一工序图。
[0031] 图5A是第三实施方式涉及的元件芯片的制造方法的第一工序图。
[0032] 图5B是第三实施方式涉及的元件芯片的制造方法的第二工序图。
[0033] 图5C是第三实施方式涉及的元件芯片的制造方法的第三工序图。
[0034] 图5D是第三实施方式涉及的元件芯片的制造方法的第四工序图。
[0035] 图5E是第三实施方式涉及的元件芯片的制造方法的第五工序图。
[0036] 图5F是第三实施方式涉及的元件芯片的制造方法的第六工序图。
[0037] 图5G是第三实施方式涉及的元件芯片的制造方法的第七工序图。
[0038] 图5H是第三实施方式涉及的元件芯片的制造方法的第八工序图。
[0039] 图5I是第三实施方式涉及的元件芯片的制造方法的第九工序图。
[0040] 图5J是第三实施方式涉及的元件芯片的制造方法的第十工序图。
[0041] 图6A是第四实施方式涉及的元件芯片的制造方法的第一工序图。
[0042] 图6B是第四实施方式涉及的元件芯片的制造方法的第二工序图。
[0043] 图6C是第四实施方式涉及的元件芯片的制造方法的第三工序图。
[0044] 图6D是第四实施方式涉及的元件芯片的制造方法的第四工序图。
[0045] 图6E是第四实施方式涉及的元件芯片的制造方法的第五工序图。
[0046] 图6F是第四实施方式涉及的元件芯片的制造方法的第六工序图。
[0047] 图6G是第四实施方式涉及的元件芯片的制造方法的第七工序图。
[0048] 图6H是第四实施方式涉及的元件芯片的制造方法的第八工序图。
[0049] 图6I是第四实施方式涉及的元件芯片的制造方法的第九工序图。
[0050] 图6J是第四实施方式涉及的元件芯片的制造方法的第十工序图。
具体实施方式
[0051] 在说明实施方式之前，对现有技术中的问题进行简单说明。
[0052] 在对在电路层的表面露出有金属电极的基板从电路层侧进行等离子体划片的情况下，当金属电极暴露于等离子体而被蚀刻时，构成金属电极的金属材料会飞溅。当飞溅的金属材料附着在等离子体处理装置内时，等离子体的产生会不稳定化，或者会引起作为等离子体蚀刻的对象物的基板的金属污染。此外，当飞溅的金属材料再附着于基板时，会成为微小的掩模(微掩模)，得不到所希望的等离子体蚀刻形状。进而，还存在如下情况，即，由于飞溅的金属材料再附着于基板，或者金属电极的一部分被蚀刻，从而引起所得到的元件芯片的电气器件特性的劣化、可靠性的下降。
[0053] 另一方面，为了抑制对金属电极的等离子体照射，也可考虑在形成覆盖金属电极并且在分割区域具备开口的抗蚀剂掩模之后从电路层侧进行等离子体划片的做法，但是该做法仍存在以下所示的三个课题。
[0054] 第一、在该情况下，需要用充分的厚度的掩模覆盖金属电极，使得在用于使基板单片化的蚀刻的期间金属电极不会露出。通常，通过将抗蚀剂液旋转涂敷(旋涂)在基板而进行抗蚀剂掩模的形成，但是在旋涂的情况下，因为抗蚀剂液具有流动性，所以基板表面的突出部，即，凸块等金属电极的头顶部的抗蚀剂膜厚会变薄。如果是对表面平坦的、厚度为T的基板进行等离子体划片的情况，则关于所需的掩模膜厚M，使用该蚀刻条件下的掩模选择比R，为至少T/R以上，通常考虑到工艺变动等，只要将掩模膜厚设为T/R×1.1～T/R×2.0即可。然而，在基板在表面具备凸块的情况下，如上所述，凸块头顶部的抗蚀剂膜厚会变薄，因此为了在等离子体划片的期间不使凸块等金属电极的头顶部露出，需要大幅增加抗蚀剂膜厚。因此，抗蚀剂液的使用量会大幅增加，从而抗蚀剂掩模形成所需的时间会增加，或者生产成本恶化。
[0055] 第二、在通过等离子体蚀刻进行了单片化之后，需要通过等离子体灰化来除去抗蚀剂掩模，但是在通过旋涂形成了厚的抗蚀剂掩模的情况下，等离子体灰化所需的时间会变长，生产性会下降。
[0057] 像这样，为了抑制对凸块等金属电极的等离子体照射，在通过旋涂形成覆盖金属电极的抗蚀剂掩模之后，从电路层侧进行等离子体划片这样的做法也存在生产性的下降、器件特性的劣化等课题。
[0058] 本公开的课题在于，在利用等离子体蚀刻的元件芯片的制造中，在不牺牲生产性、器件特性的情况下，可靠地对金属电极覆盖掩模，并防止由等离子体处理造成的金属电极的劣化。
[0059] 以下，参照附图对实施方式进行说明。
[0060] (第一实施方式)
[0061] 图1A至图1J示出第一实施方式涉及的半导体芯片(元件芯片)2的制造工序。参照图1J所示的最终工序，制造的半导体芯片2具备半导体层(第一层)4、形成在半导体层4上的布线层(第二层)6、形成在布线层6上的保护膜8以及凸块(是突出电极，且是本公开涉及的金属电极的一个例子)10。半导体芯片2是将半导体晶片12进行单片化而形成的。在本实施方式中，半导体层4由Si或Si类材料构成，布线层6由SiO2等的绝缘膜和Cu等金属构成。但是，半导体层4、布线层6的材质不限定于此。例如，布线层6的绝缘膜的材质可以是SiN、SiOC、或Low-k材料等。此外，例如，布线层6的金属的材质可以是Al、Al合金、W等。此外，凸块10包含的金属没有特别限定，例如可举出铜、铜和锡以及银的合金、银和锡的合金、铅和锡的合金、金、铝、铝合金等。凸块10的形状没有特别限定，可以是棱柱、圆柱、山型、球等。凸块
10的高度只要根据目的适宜地进行设定即可，例如为20～200μm。凸块10的高度是半导体层
4的法线方向上的凸块10的最大的高度。凸块10的配置以及个数没有特别限定，可根据目的适宜地进行设定。
10的高度只要根据目的适宜地进行设定即可，例如为20～200μm。凸块10的高度是半导体层
4的法线方向上的凸块10的最大的高度。凸块10的配置以及个数没有特别限定，可根据目的适宜地进行设定。
[0062] 在图1A所示的第一工序(准备工序)中，准备半导体晶片(基板)12。半导体晶片12具备半导体层4和形成在半导体层4上的布线层6。
[0063] 在图1B所示的第二工序(凸块形成工序)中，在半导体晶片12的布线层6的表面(第一面)6A形成保护膜8以及凸块10。半导体晶片12具备形成了凸块10的多个元件区域14和在每个元件区域14的周围设置在相邻的元件区域14之间的分割区域16。换言之，通过分割区域16对每个元件区域14进行划分。
[0064] 在图1C所示的第三工序(保护工序)中，在半导体晶片12的表面6A粘附用于在背面研磨时进行保护的BG(背面研磨)带(保护带)20。BG带20是由粘合层20A和树脂制的基材20B构成的保护膜。即，粘合层20A粘附在半导体晶片12的表面6A，由基材20B对半导体晶片12的表面6A进行保护。BG带20在粘附于半导体晶片12之后或在粘附之前配合半导体晶片12的外形形状进行切断，因此半导体晶片12的操作性不会受损。
[0065] 在图1D所示的第四工序(薄化工序)中，通过未图示的研磨装置从半导体晶片12的背面(第二面)4A侧对半导体层4进行研磨。半导体晶片12通过半导体层4的研磨薄化为给定的厚度。
[0066] 在图1E所示的第五工序(第一保持工序)中，划片带(保持带)22粘附在半导体晶片12的背面4A。划片带22是由粘合层22A和树脂制的基材22B构成的保持膜。即，粘合层22A粘附在半导体晶片12的背面4A，由基材22B保持半导体晶片12。此外，从操作性的观点出发，在划片带22装配有边框22C。
[0067] 在图1F所示的第六工序(第二保持工序)中，在粘附带边框22C的划片带22之后，从半导体晶片12剥离并除去BG带20。在该状态下，在半导体晶片12的表面6A露出有凸块10。
[0068] 在图1G所示的第七工序(掩模形成工序)中，通过喷涂装置100在半导体晶片12的表面6A形成掩模28。喷涂装置100具备载置处理对象物的载置台101和设置在载置台101上部的喷射喷嘴102。在喷射喷嘴连接有用于供给原料液的配管103和用于供给压缩气体的配管104，能够将原料液与压缩气体一同吹附到处理对象物。此外，载置台101在X-Y面内(水平面内)在旋转方向上可动，此外，喷射喷嘴102在X轴方向、Y轴方向、Z轴方向(垂直方向)上可动。因此，通过一边移动处理对象物和喷射喷嘴102一边进行来自喷射喷嘴102的原料液的吹附，从而能够进行均匀的镀覆。
[0069] 在第七工序(掩模形成工序)中，将抗蚀剂液与MEK(甲基乙基酮)、PGMEA(丙二醇一甲基醚乙酸酯)等溶剂进行混合并将粘度稀释为20cp左右的原料液从喷射喷嘴102与氮等压缩气体一同吹附到半导体晶片12的表面6A，在半导体晶片12的表面6A形成由抗蚀剂构成的掩模28。此时，预先调整压缩气体的压力、原料液的流量、抗蚀剂液的稀释度等参数，使形成在半导体晶片12的表面6A的掩模28的附着状态、干燥状态最优化，从而即使在表面6A存在由凸块10等造成的凹凸，也能够降低凸部的角处的掩模28的中断、由于抗蚀剂积存在凹部造成的掩模28的厚膜化等被覆形状不良，能够形成均匀的掩模28。此外，通过一边使载置台101慢慢地旋转一边在X轴以及Y轴方向上对喷射喷嘴102进行扫描，并且根据需要进行重叠涂敷，从而在半导体晶片12的表面6A均匀地形成掩模28。
[0070] 作为喷涂的条件，例如，能够将原料液的喷吐率设为3～15微升/秒，将喷射喷嘴102的扫描速度设为50～300mm/秒，将载置台101的温度设为常温，将喷射喷嘴102与载置台
101的距离设为30～100mm。
101的距离设为30～100mm。
[0071] 此外，在形成掩模28的半导体晶片12的表面6A存在构成凸块10的金属、构成布线层6上的保护膜8的聚酰亚胺、SiN等绝缘膜等多种材料。这些多种材料有时对喷涂的原料液的润湿性各不相同。因此，在进行喷涂之前，优选使对表面6A的原料液的润湿性均质化。作为用于此的方法，能够使用表面6A的洗涤处理、HMDS(六甲基二硅胺烷)处理、或等离子体处理等。
[0073] 此外，为了沿着凸块10形成掩模28，也可以将粘合带的粘合层转印到半导体晶片12的表面6A。在该情况下，粘合带具备带基材和形成在带基材的一面的粘合层。而且，将粘合带的粘合层侧粘附在半导体晶片12的表面6A，并使粘合层与表面6A密接。粘合层预先形成，使得与表面6A的密接力大于与基材的密接力，当剥掉带基材时，粘合层转印到表面6A，该粘合层成为沿着凸块10的掩模28。带基材优选具备减弱凸块10的凹凸的缓冲性，在该情况下，在将粘合带粘附在半导体晶片12时，通过将粘合带按压在半导体晶片12，从而提高粘合层与表面6A的密接性，容易形成沿着凸块10的掩模28。
[0074] 此外，可以是，粘合带还具备缓冲层，并具备从带基材侧起依次层叠了带基材、缓冲层、粘合层的3层构造。在该情况下，也将粘合带的粘合层侧粘附在半导体晶片12的表面6A，并使粘合层与表面6A密接。粘合层预先形成，使得与表面6A的密接力大于与缓冲层的密接力，当与缓冲层一同剥掉带基材时，粘合层转印到表面6A，该粘合层成为沿着凸块10的掩模28。缓冲层具备减弱凸块10的凹凸的缓冲性，在该情况下，在将粘合带粘附在半导体晶片
12时，通过将粘合带按压在半导体晶片12，从而提高粘合层与表面6A的密接性，容易形成沿着凸块10的掩模28。
12时，通过将粘合带按压在半导体晶片12，从而提高粘合层与表面6A的密接性，容易形成沿着凸块10的掩模28。
[0075] 作为带基材的材质，例如可举出聚对苯二甲酸乙二醇酯等聚酯、聚酰亚胺等。带基材的厚度没有特别限定，从作为支承体的功能以及操作性方面考虑，优选为30～150μm。
[0076] 缓冲层优选具有能够沿着凸块10的至少头顶部贴合的程度的柔软性。除此以外，缓冲层优选具有能够在不损伤以及剥离表面6A的情况下容易地从粘合层剥离的程度的剥离性。从剥离性的观点出发，缓冲层与粘合层之间的粘合力优选小于表面6A与粘合层之间的粘接力。
[0077] 这样的缓冲层例如由包含丙烯酸树脂的层(丙烯酸树脂层)和包含硅酮树脂的层(硅酮树脂层)的层叠体形成。此时，在带基材侧配置丙烯酸树脂层。从柔软性的观点出发，丙烯酸树脂层的厚度优选大于硅酮树脂层。其中，丙烯酸树脂层的厚度特别优选为硅酮树脂层的厚度的5～20倍。
[0078] 关于缓冲层的厚度，只要能够埋入凸块10的至少头顶部，就没有特别限定。凸块10的头顶部是从凸块10的前端起占到凸块10的高度的1/3为止的部分。即，关于缓冲层的厚度，只要是凸块10的高度的1/3以上，就没有特别限定。其中，从保护凸块10的观点出发，缓冲层的厚度特别优选大于凸块10的高度。另一方面，从成本的观点出发，缓冲层的厚度优选为凸块10的高度的2倍以下。具体地，缓冲层的厚度为40～400μm，也可以为100～300μm。例如，在凸块10的高度为65μm的情况下，缓冲层的厚度可以为115μm。此时，带基材的厚度例如为50μm。
[0079] 作为粘合层的材质，例如可举出紫外线固化型树脂。粘合层的厚度例如优选为5～20微米，例如是大约10微米。
[0080] 在图1H所示的第八工序(露出部形成工序)中，在分割区域16形成露出部18。露出部18通过利用激光刻划、机械划片等对布线层6、保护膜8、以及掩模28进行切削来形成。当从半导体晶片12的表面6A侧观察时，在露出部18中露出有半导体层4。
[0081] 此外，作为与上述不同的方法，也可以如图1K所示，进行对掩模28的曝光以及显影处理，在掩模28的与分割区域16对应的部分形成开口，此后，进行保护膜8以及布线层6的蚀刻，从而形成露出部18。
[0082] 在图1I所示的第九工序(单片化工序)中，半导体晶片12通过等离子体处理被单片化。进而，图2示出在本工序中使用的干式蚀刻装置(等离子体蚀刻装置)50的一个例子。在干式蚀刻装置50的腔52的顶部设置有电介质窗，在电介质窗的上方配置有作为上部电极的天线54。天线54与第一高频电源部56电连接。另一方面，在腔52内的处理室58的底部侧配置有配置半导体晶片12的载置台60。载置台60还作为下部电极发挥功能，并与第二高频电源部62电连接。此外，载置台60具备未图示的静电吸附用电极(ESC电极)，能够对配置在载置台60的半导体晶片12进行静电吸附。此外，在载置台60设置有用于供给冷却用气体的未图示的冷却用气体孔，通过从冷却用气体孔供给氦等冷却用气体，从而能够对静电吸附在载置台60的半导体晶片12进行冷却。腔52的气体导入口64与蚀刻气体源66以流体方式连接，排气口68与包括用于对腔52内进行真空排气的真空泵的真空排气部70连接。
[0083] 在第九工序(单片化工序)中，第七工序(掩模形成工序)后且第五、第六工序(第一、第二保持工序)后的半导体晶片12经由划片带22载置在载置台。在载置完成后，通过真空排气部70对处理室58内进行真空排气，并且从蚀刻气体源66对处理室58内供给例如是SF6的蚀刻气体，并维持为给定压力。此后，从第一高频电源部56对天线54供给高频电力，使处理室58内产生等离子体(第一等离子体)并照射到半导体晶片12。通过等离子体中的原子团和离子的物理化学的作用除去露出在露出部18的半导体晶片12的半导体层4。
[0084] 等离子体的产生条件根据被蚀刻的层(半导体层4)的材质等进行设定。例如，在半导体层4为Si的情况下，能够通过后述的Bosch工艺除去半导体层4。
[0085] 在Bosch工艺中，半导体层4在深度方向上垂直地被蚀刻。在半导体层4包含Si的情况下，在Bosch工艺中，通过依次重复进行保护膜沉积步骤、保护膜蚀刻步骤、以及Si蚀刻步骤，从而在深度方向上挖进半导体层4。
[0086] 保护膜沉积步骤例如以如下条件来进行，即，一边作为原料气体以150～250sccm供给C4F8，一边将腔52内的压力调整为15～25Pa，并将第一高频电源部56对天线54的投入电力设为1500～2500W，将第二高频电源部62对下部电极的投入电力设为0～50W，处理2～15秒钟。
[0087] 保护膜蚀刻步骤例如以如下条件来进行，即，一边作为原料气体以200～400sccm供给SF6，一边将腔52内的压力调整为5～15Pa，并将第一高频电源部56对天线54的投入电力设为1500～2500W，将第二高频电源部62对下部电极的投入电力设为300～1000W，处理2～10秒钟。
[0088] Si蚀刻步骤例如以如下条件来进行，即，一边作为原料气体以200～400sccm供给SF6，一边将腔52内的压力调整为5～15Pa，并将第一高频电源部56对天线54的投入电力设为1500～2500W，将第二高频电源部62对下部电极的投入电力设为50～500W，处理10～20秒钟。
[0089] 通过以如上所述的条件重复进行保护膜沉积步骤、保护膜蚀刻步骤、以及Si蚀刻步骤，从而包含Si的半导体层4能够以10μm/分钟的速度在深度方向上垂直地被蚀刻。
[0090] 另外，在第八工序(露出部形成工序)中，在通过激光刻划来形成露出部18的情况下，掩模28和布线层6通过激光消融进行加工。在激光消融中，通过使掩模28以及布线层6吸收激光光的能量而局部地高温化，并使高温化了的部分蒸发而进行加工。因此，关于激光光，使用具有容易被掩模28以及布线层6吸收的波长的激光光。
[0091] 作为激光光，例如能够使用波长为355nm(三次谐波)的YAG激光。这是因为，该波长容易被布线层6包含的金属吸收，也容易被构成掩模28的抗蚀剂等的UV吸收型的有机材料吸收。
[0092] 此外，为了促进激光光的吸收，也可以在掩模28添加容易吸收激光光的波长的材料。例如，像在掩模形成工序的说明中叙述的那样，在使粘合带的粘合层转印到半导体晶片12的表面6A而作为掩模的情况下，优选在粘合层添加容易吸收UV光的UV交联材料。
[0093] 当掩模28以及布线层6中的激光光的吸收少时，所照射的激光光的一部分过多地到达半导体层4并被吸收，从而存在加工形状变差的情况，但是通过像上述那样适当地选择激光光的波长、掩模28的材料，从而能够使掩模28中的激光光的能量的吸收恰当化，容易得到良好的加工形状。
[0094] 当连续地照射(CW)激光光时，激光会不稳定化，或者激光的功率过大而使广泛的区域熔化，因此激光光优选以脉冲方式照射。由此，能够在抑制热的扩散的同时局部地施加激光的功率而进行加工。作为脉冲照射的条件，能够例示脉冲宽度5～50纳秒、能量5～50μ焦耳、重复次数50～150kHz。此外，激光光优选一边以400～700mm/秒的速度进行扫描一边照射。此外，虽然可以通过一次照射除去掩模28和布线层6，但是也可以通过重复多次照射来除去掩模28和布线层6。
[0095] 通过重复多次照射，能够提高加工形状的垂直性，或者能够减少后述的碎屑的产生。
[0096] 有时会在掩模28的用激光进行加工的部分的周边、进行加工的掩模28、布线层6的侧面、进行加工的部分的底面残留被称为碎屑的异物。碎屑成为构成掩模28的有机成分(碳)、构成布线层6的绝缘膜(SiO2、Low-k材料等)、以及构成布线层6的金属(Al、Cu等)的混合物。
[0097] 当在激光加工部分残留有碎屑，则1)在露出部18的侧面形成凹凸而使分割区域16的直线性受损，或者2)露出部18的底面成为卷边形状(残留有残渣的状态)，或者3)成为在露出部18的底面附着有碎屑的状态而使半导体层4的露出不充分。
[0098] 因此，当在激光加工部残留有碎屑的状态下在单片化工序中进行等离子体划片时，在上述1)的情况下，残留在露出部18的侧面的碎屑会成为蚀刻掩模，在单片化了的半导体芯片2的侧面转印凹凸，会产生从上观察的情况下的芯片侧面的平滑性受损这样的问题。
[0099] 此外，在上述2)的情况下，当以露出部18的底面为卷边形状的状态进行等离子体划片时，由于在蚀刻的中途残渣消失，所以产生在单片化了的半导体芯片2的侧面形成沿着蚀刻方向的柱状或针状的凸部这样的问题。
[0100] 此外，在上述3)的情况下，当以在露出部18的底面附着有碎屑且半导体层4的露出不充分的状态进行等离子体划片时，会产生在分割区域16中产生柱状残渣或者产生蚀刻停止等问题。
[0101] 因此，在激光消融之后，需要在等离子体划片处理前进行用于除去碎屑的等离子体处理(除渣处理)。
[0102] 在除渣处理中，如上所述，需要除去例如在以碳、SiO2为主成分的混合物中混有Al、Cu等金属成分的组成的碎屑。因此，对于除渣处理，优选使用包含用于促进碳的除去的氧和清洁效果高的氟的气体(例如，CF4/O2等)的等离子体。进而，为了促进金属成分的除去，优选与用等离子体划片对半导体层4进行蚀刻的情况相比较，将投入到下部电极的高频电力设定得大并提高溅射性。
[0103] 进而，在碎屑成分中的金属成分多的情况下，为了提高溅射性，优选使用包含氩(Ar)的气体(例如，CF4/O2/Ar等)。
[0104] 此外，为了提高Al、Cu等金属成分与等离子体的反应性而将其除去，优选在上述气体系统(CF4/O2、CF4/O2/Ar)中添加包含氢的气体(例如，CHF3、H2、CH4等)，从而使等离子体中产生羧基(-COOH)。
[0105] 一般来说，金属的络合物的饱和蒸气压低，因此通过使等离子体中产生羧基(-COOH)并与金属成分反应，从而容易除去金属成分。作为气体系统，能够例示CHF3/O2/Ar、CF4/O2/Ar/H2或CH4、CF4/CO2/Ar或CH4等。
[0106] 在与进行单片化工序的处理室相同的处理室内实施除渣处理。这是因为，在处理片数少的情况下、露出部18的面积小且异物量少的情况下、布线层6包含的金属少的情况下、在分割区域16的布线层6没有金属的情况下，由除渣处理造成的、异物包含的金属成分向处理室内的飞溅是轻微的。
[0107] 然而，当由除渣处理造成的、异物包含的金属成分向处理室内的飞溅多时，其一部分会附着在电介质窗，阻碍在天线54产生的等离子体生成用的磁场的透射，等离子体的产生会变得不稳定，容易产生蚀刻的再现性、稳定性下降这样的问题。因此，在由除渣处理造成的金属成分向处理室内的飞溅以及附着多的情况下，期望在与进行单片化工序的处理室不同的处理室中进行除渣处理。在与进行单片化工序的处理室相同的处理室中处理除渣处理的情况下，为了防止氯残留在器件和腐蚀，期望在除渣处理中不使用氯气，但是在其它处理室中处理的情况下，可以为了提高金属除去的能力而在除渣处理中添加氯气。此外，在除渣处理时，当使用例如CO和NH3的混合气体等包含C(碳)、O(氧)、H(氢)的气体时，能够使飞溅的金属成分与在等离子体中形成的COOH基反应而被除去，因此能够抑制金属成分向处理室内的附着。
[0108] 在图1J所示的作为最终工序的第十工序(灰化工序)中，对处理室58内进行真空排气，并且从蚀刻气体源66向处理室58内供给例如是氧的蚀刻气体并维持为给定压力。在该状态下，从第一高频电源部56对天线54供给高频电力，使处理室58内产生等离子体(第二等离子体)并照射到半导体晶片12。通过等离子体的照射，从半导体晶片12的表面6A完全地除去掩模28。灰化例如通过如下条件来进行，即，一边作为原料气体以200～500sccm供给CF4和O2的混合气体(CF4∶O2＝1∶100)，一边将腔52内的压力调整为5～30Pa，并将对天线54的投入电力设为1500～2500W，将对下部电极的投入电力设为0～300W。
[0109] 在本实施方式的情况下，通过喷涂来进行掩模28的形成，因此凸块10上的掩模28的厚度的偏差少，能够抑制灰化的过度蚀刻。因此，难以产生如下问题，即，凸块10的头顶部长时间暴露于灰化等离子体而使凸块10的表面氧化，从而容易产生进行电连接时的接触电阻的增加等器件特性的劣化。
[0110] 另外，等离子体划片和灰化优选在同一个腔内进行。以下说明其理由。
[0112] 在直到半导体晶片12被单片化为止的期间，半导体晶片12都是一体的，因此难以产生半导体晶片12的表面的带电状态的偏差，能够稳定地吸附半导体晶片12。
[0113] 另一方面，在通过等离子体划片将半导体晶片12单片化为半导体芯片之后，各半导体芯片以彼此分离的状态保持在划片带22。
[0114] 一旦半导体晶片12被单片化，则在以保持在划片带22的状态传送到其它等离子体处理装置而进行灰化等的等离子体处理的情况下，难以均匀地进行静电吸附。这是因为，在将半导体晶片12单片化的情况下，必须在各半导体芯片的每一个与载置台之间产生库仑力来进行吸附，会由于各半导体芯片的带电状态、划片带22对各半导体芯片的保持状态的稍微的偏差而使吸附力产生不均匀，容易产生吸附不良。
[0115] 由于这样的理由，等离子体划片后的灰化处理优选在同一个腔内进行。由此，在等离子体划片结束后，能够在将单片化了的半导体晶片12和划片带22载置在载置台60的状态下，以保持等离子体划片时的半导体晶片12的良好的静电吸附状态的状态进行灰化处理。作为保持良好的静电吸附状态的方法，也可以在等离子体划片结束后，一边产生弱的等离子体放电一边持续进行对载置台60具备的ESC电极的电压施加。或者，也可以在等离子体划片后不进行用于除去半导体晶片12的带电的处理(除电处理)，留下半导体晶片12的带电，并通过该残留电荷保持静电吸附状态。
[0116] 在等离子体划片中，例如，通过循环蚀刻(所谓的波希(BOSCH)工法)对由Si构成的半导体层4进行加工，在循环蚀刻中，重复进行利用包含SF6的等离子体的蚀刻步骤和利用包含C4F8的等离子体的沉积步骤。在沉积步骤中，在掩模上沉积由碳氟化合物构成的聚合膜，并且在蚀刻步骤中通过氟原子团的反应性蚀刻来除去Si，从而能够以掩模选择比超过100的高选择比进行加工。此时，沉积在掩模上的碳氟化合物膜成为含有被蚀刻的Si的聚合膜。
[0117] 此外，由树脂材料构成的划片带22缺乏耐热性，为了防止由热造成拉伸、烧伤，需要在等离子体划片过程中以及灰化过程中保持为低温(不足100℃，优选为不足60℃)。因此，对于灰化，要求在低温且在不产生残渣的情况下以高速除去带含有Si的聚合膜的掩模。
[0118] 因此，在灰化中，为了除去作为抗蚀剂的主成分的有机物并且为了除去附着有Si的掩模，使用如下的混合气体，该混合气体以氧(O2)为主成分，并按对O2流量比添加了几％～20％左右的CF4、CHF3等含氟气体。进而，为了在低温无残渣地以高速进行灰化，优选不仅向天线54施加高频电力(例如，2000W以上)，而且还向下部电极施加弱的高频电力(例如，在下部电极的直径为300mm的情况下，为500W以下程度)。
[0119] 然而，在该情况下，虽然很少，但是凸块的表面会被等离子体溅射，从而虽然很少，但是存在凸块10包含的金属成分飞溅到处理室内的情况。在该情况下，凸块10包含的金属成分会附着在电介质窗，阻碍在天线54中产生的等离子体生成用的磁场的透射，等离子体的产生变得不稳定，容易产生蚀刻的再现性、稳定性下降这样的问题。
[0120] 为了抑制这样的问题，优选在氧和含氟气体(例如，O2/CF4、O2/CHF3)中添加含有氢的气体(例如，H2、CH4)，从而使等离子体中产生羧基(-COOH)。一般来说，金属的络合物的饱和蒸气压低，因此通过使等离子体中产生羧基(-COOH)并与金属成分反应，从而容易除去金属成分。
[0121] 通过以上的第一～第十工序，以保持在划片带22上的状态制造半导体芯片2。半导体芯片2被从干式蚀刻装置50取出并送往后续工序，因为被分割的状态的半导体晶片12(半导体芯片2的集合体)保持在带边框22C的划片带22，所以后续工序中的操作是容易的。
[0122] 对不是利用旋涂而是利用喷涂来形成掩模28的效果进行说明。根据该方法，在对半导体晶片12形成掩模28时，因为采用了喷涂法，所以能够可靠地被覆凸块10的表面整体。换言之，能够可靠地避免在凸块10的表面部分地未形成掩模28而残留的情况。因此，在通过等离子体蚀刻将半导体晶片12单片化时，能够可靠地保护凸块10，能够防止由等离子体处理造成的凸块10的劣化。具体地，在喷涂法中，因为通过喷射对液体抗蚀剂进行喷雾，所以能够不依赖于凸块10的形状而按照凸块10的形状可靠地被覆凸块10的表面。因此，对于具有各种各样的形状的凸块10的半导体晶片12，也能够用相同的方法进行等离子体处理，半导体芯片2的制造效率提高。
[0123] 在图3A、3B示意性地示出了利用旋涂法和喷涂法的被覆的差异。图3A示出利用旋涂法的被覆的情况，在旋涂法中，在凸块10的头顶部未达到充分的量的液体抗蚀剂，凸块10的头顶部的掩模28的被覆成为薄且不充分的被覆。相对于此，图3B示出了利用喷涂法的被覆的情况，在喷涂法中，通过喷射对液体抗蚀剂进行喷雾，因此充分的量的液体抗蚀剂到达凸块10的头顶部，也充分地被覆了凸块10的头顶部。像这样，在突出得高的形状的凸块10的情况下，若使用旋涂法，则多数情况下凸块10的头顶部的被覆不充分，因此如上所述，采用喷涂法是有效的。
[0124] 对用掩模28覆盖凸块10的效果进行说明。根据本实施方式，能够通过喷涂法对半导体晶片12形成可靠地被覆凸块10的表面整体的掩模28。因而，凸块10难以暴露于等离子体，可抑制由等离子体蚀刻造成的构成凸块10的金属材料的飞溅，可抑制飞溅的金属材料向等离子体处理室的内壁的附着、向基板12的再附着。由此，可得到对应于以下的6个课题的效果。
[0125] 第一、以往，在等离子体处理室具备电感耦合型的等离子体源并具有用于使等离子体生成用的磁场透射的电介质窗的情况下，当起因于凸块10的金、铜、镍等缺乏反应性的金属材料暴露于等离子体而飞溅并附着在该电介质窗时，会阻碍等离子体生成用的磁场的透射，等离子体的产生会变得不稳定，存在蚀刻的再现性、稳定性下降这样的课题。
[0126] 另一方面，根据本实施方式，即使在等离子体处理室具备用于使等离子体生成用的磁场透射的电介质窗的情况下，也可抑制起因于凸块10的金属材料向该电介质窗的附着，因此等离子体的产生稳定，蚀刻的再现性、稳定性提高。
[0127] 第二、以往，当构成凸块10的金属材料暴露于等离子体而飞溅并再附着在半导体晶片(基板)12时，在等离子体划片时会成为微掩模，存在导致半导体芯片(元件芯片)2的侧面的粗糙等芯片形状变差这样的课题。这样的芯片形状变差是元件芯片的抗折强度的下降、对半导体芯片2进行封装时的注塑不良的原因。
[0128] 另一方面，根据本实施方式，在等离子体划片时，不存在起因于凸块10的金属材料成为微掩模的情况，可得到半导体芯片2的侧面的平滑性优异的半导体芯片2。因此，得到的半导体芯片2的抗折强度优异，还难以发生封装时的注塑不良。
[0129] 第三、以往，当构成凸块10的金属材料暴露于等离子体而飞溅并再附着在半导体晶片12的分割区域16时，存在在分割区域16产生蚀刻残渣这样的课题。这样的蚀刻残渣会成为颗粒的原因，诱发等离子体划片后的拾取工序中的识别不良以及拾取失误，使生产的成品率下降。进而，在分割区域16产生的蚀刻残渣多的情况下，会在分割区域16产生蚀刻停止，从而引起不能将半导体晶片12单片化这样的不良。
[0130] 另一方面，根据本实施方式，在等离子体划片时，不存在起因于凸块的金属材料成为微掩模的情况，难以在分割区域16产生蚀刻残渣。因而，可降低颗粒，并且等离子体划片后的拾取工序中的识别性、拾取性变好，生产的成品率也提高。此外，在等离子体划片时难以在分割区域16产生蚀刻停止，单片化的成品率提高。
[0131] 第四、以往，当起因于凸块10的金属材料暴露于等离子体而飞溅并再附着在元件芯片的凸块10以外的部分(例如，电路层表面6A的保护膜8上、半导体层的侧面)时，存在引起元件的金属污染这样的课题。
[0132] 另一方面，根据本实施方式，也难以发生起因于凸块10的金属材料再附着在半导体芯片2的凸块10以外的部分(例如，电路层表面6A的保护膜8上、半导体层的侧面)而使元件被金属污染的情况。
[0133] 第五、以往，由于凸块10的一部分被蚀刻、起因于凸块10的金属材料向半导体芯片2的再附着，存在半导体芯片2的电特性变化这样的课题。
[0134] 另一方面，根据本实施方式，既难以发生凸块10的一部分被蚀刻、起因于凸块10的金属材料向半导体芯片2的再附着，也难以发生半导体芯片2的电特性的变化。
[0135] 第六、以往，当凸块10暴露于等离子体而被蚀刻时，存在凸块10由于等离子体而变质并产生不良这样的课题。具体地，在凸块10包含铜的情况下，当进行使用了包含六氟化硫(SF6)的气体的等离子体处理时，存在铜由于等离子体照射而被硫化，从而可靠性下降的情况。此外，在蚀刻、灰化气体包含氟、氧的情况下，由于凸块10表面的氟化、氧化，存在产生接触电阻上升、接合强度等变差、可靠性下降的情况。此外，在蚀刻气体包含C4F8等碳氟化合物类的气体的情况下，还存在在凸块表面附着含有碳的反应生成物而使接合强度的可靠性下降的情况。
[0136] 另一方面，根据本实施方式，在等离子体划片时难以发生由等离子体造成的凸块10的变质。因此，在凸块10包含铜的情况下，即使进行使用了包含六氟化硫(SF6)的气体的等离子体处理，铜也难以被硫化，可靠性会提高。此外，即使在蚀刻气体、灰化气体包含氟、氧的情况下，也难以发生凸块10表面的氟化、氧化，接触电阻、接合强度等的可靠性会提高。
此外，即使在蚀刻气体包含C4F8等碳氟化合物类的气体的情况下，也难以在凸块10表面附着反应生成物，能够提高接合强度的可靠性。
此外，即使在蚀刻气体包含C4F8等碳氟化合物类的气体的情况下，也难以在凸块10表面附着反应生成物，能够提高接合强度的可靠性。
[0137] 除此以外，根据本实施方式，不再需要以往在从电路层侧进行等离子体划片的情况下为了不使凸块暴露于等离子体而需要的厚的抗蚀剂掩模，能够抑制制造成本的增加。
[0138] 此外，以往，在使用厚的抗蚀剂掩模的情况下，需要在等离子体划片后进行用于除去抗蚀剂掩模的长时间的等离子体灰化，容易产生处理时间增大这样的课题，或者凸块10的头顶部暴露于灰化等离子体而使凸块10的表面氧化，存在容易产生进行电连接时的接触电阻的增加等器件特性的劣化这样的课题。
[0139] 另一方面，在本实施方式的情况下，不需要长时间的灰化，因此难以产生如上所述的处理时间的增大、器件特性的劣化。
[0140] (第二实施方式)
[0141] 在图4A～图4K示出各工序的本实施方式的半导体芯片2的制造方法与第一实施方式不同，在掩模形成工序之前进行露出部形成工序。对于与图1A～图1J所示的部分相同的部分标注相同的附图标记，并省略说明。
[0142] 图4A、4B所示的本实施方式的第一工序(准备工序)以及第二工序(凸块形成工序)与第一实施方式相同。
[0143] 在图4C所示的第三工序(第一露出部形成工序)中，在分割区域16形成有第一露出部18A。第一露出部18A通过利用激光刻划、机械划片等对布线层6以及保护膜8进行切削来形成。当从半导体晶片12的表面6A侧观察时，在第一露出部18A中露出有半导体层4。另外，为了防止在激光加工时飞溅物附着到半导体晶片12，也可以形成抗蚀剂等的表面被覆膜，并与布线层6以及保护膜8一同进行激光加工。在该情况下，激光加工时的飞溅物会附着在表面被覆膜上，但是通过利用有机洗涤使表面被覆膜溶解，从而能够除去附着的飞溅物。
[0144] 图4D～4H所示的本实施方式的第四工序(保护工序)、第五工序(薄化工序)、第六工序(第一保持工序)、第七工序(第二保持工序)、以及第八工序(掩模形成工序)与第一实施方式相同。图4H所示的本实施方式的第八工序(掩模形成工序)是掩模形成工序。作为掩模28的形成方法，与第一实施方式同样地采用喷涂法，但是省略了喷涂装置100(参照图1G)的图示。
[0145] 在图4I所示的本实施方式的第九工序(第二露出部形成工序)中，在分割区域16形成第二露出部18B。第二露出部18B通过利用激光加工等对被覆第一露出部18A的掩模28进行切削来形成。当从半导体晶片12的表面6A侧观察时，在第二露出部18B中露出有半导体层4。
[0146] 此外，作为与上述不同的方法，也可以是，进行对掩模28的曝光以及显影处理，在掩模28的与分割区域16对应的部分形成开口，从而形成第二露出部18B。
[0147] 图4J、4K所示的本实施方式的第十工序(单片化工序)以及第十一工序(灰化工序)与第一实施方式相同。
[0148] 在第一实施方式的情况下，由于等离子体划片中的半导体层4与布线层6的蚀刻的难易度的不同等，存在如下情况，即露出部18的开口附近的布线层6的正下方的半导体层4稍微向横向被蚀刻，在半导体芯片的侧面，布线层6比半导体层4更向横向突出。当在半导体芯片的侧面存在这样的突出时，容易产生布线层6从半导体层4剥落的不良(分层)。
[0149] 因此，因为在第二实施方式的情况下，在第一露出部形成工序(参照图4C)中形成了第一露出部18A之后，在掩模形成工序(参照图4H)中形成掩模28，使得覆盖包括第一露出部18A的半导体晶片12的表面6A，所以在第二露出部形成工序(参照图4I)中能够在掩模28形成作为比第一露出部18A窄的开口的第二露出部18B。在这样形成的半导体芯片2中，电路层6的端面配置在半导体层4的端面的内侧，因此难以产生由于接触等而造成电路层6从半导体层4剥落的现象(分层)、碎片(chipping)。
[0150] 此外，在薄化工序(参照图4E)之前，在第一露出部形成工序(图4C)中，电路层6被分割区域16分断，因此电路层6内在的膜应力预先被减弱。因此，在薄化工序(参照图4E)中，在半导体晶片12的翘曲降低的状态下进行研磨，因此难以产生半导体晶片12的破裂。
[0151] (第三实施方式)
[0152] 在图5A～5J示出各工序的本实施方式的半导体芯片2的制造方法与第一实施方式以及第二实施方式不同，在将BG带20粘附在半导体晶片12的表面6A的保护工序之前，设置有对凸块10覆盖掩模的掩模形成工序。除此以外，与图1A～1J的第一实施方式的半导体芯片2的制造方法相同。因此，对于与图1A～1J所示的部分相同的部分标注相同的附图标记，并省略说明。
[0153] 图5A～5C所示的本实施方式的第一～第三工序依次为准备工序、凸块形成工序、以及露出部形成工序，各工序与第一实施方式相同。
[0154] 图5D所示的第四工序是掩模形成工序。作为掩模28的形成方法，与第一实施方式同样地采用了喷涂法，但是省略了喷涂装置100(参照图1G)的图示。
[0155] 图5E～5J所示的第五～第十工序依次为保护工序、薄化工序、第一保持工序、第二保持工序、单片化工序、以及灰化工序，各工序与第一实施方式相同。
[0156] 根据本实施方式的方法，在第六工序(薄化工序)之前进行第四工序(掩模形成工序)，因此能够在半导体晶片12厚的状态下形成掩模28，在掩模形成的过程中难以产生半导体晶片12破裂的麻烦。
[0157] (第四实施方式)
[0158] 在图6A～6J示出各工序的本实施方式的半导体芯片2的制造方法与第一实施方式不同，在露出部形成工序之前设置有掩模形成工序。除此以外，与图1A～1J的第一实施方式的半导体芯片2的制造方法相同。因此，对于与图1A～1J所示的部分相同的部分标注相同的附图标记，并省略说明。
[0159] 图6A、6B所示的本实施方式的第一、第二工序是准备工序以及凸块形成工序，各工序与第一实施方式相同。
[0160] 图6C所示的第三工序是掩模形成工序。关于掩模形成方法，与第一实施方式同样地采用了喷涂法，但是省略了喷涂装置100(参照图1G)的图示。
[0161] 图6D～6J所示的第四～第十工序依次为露出部形成工序、保护工序、第一保持工序、第二保持工序、单片化工序、以及灰化工序，各工序与第一实施方式相同。
[0162] 根据本实施方式的方法，在第三工序(掩模形成工序)中对凸块10形成掩模28之后，在第四工序(露出部形成工序)中形成露出部18，因此能够在保护凸块10不受在露出部18的形成时产生的切削片的侵害的状态下形成露出部18。
[0163] 对本公开的具体的实施方式进行了说明，但是本公开不限定于上述方式，能够在本公开的范围内进行各种变更来实施。例如，也可以将对每个实施方式的内容适宜地进行组合的实施方式作为本公开的一个实施方式。此外，在各实施方式中，各工序的顺序除了特别明示的情况以外，可以用不矛盾的方式进行调换。
[0164] (总结)
[0165] 本公开的元件芯片的制造方法包括：准备基板，所述基板具备露出有金属电极的第一面、所述第一面的相反侧的第二面、形成有所述金属电极的多个元件区域、以及划分所述元件区域的分割区域；在所述基板的所述第一面沿着所述金属电极形成被覆所述金属电极并且具有使所述分割区域露出的开口的掩模；以及将所述基板的所述第一面暴露于第一等离子体，在所述金属电极被所述掩模被覆的状态下，对露出在所述开口的所述分割区域进行蚀刻，直至到达所述第二面，从而将所述基板单片化。
[0166] 根据该方法，在对准备的基板形成掩模时，沿着金属电极形成被覆了金属电极的掩模，因此能够可靠地被覆金属电极表面整体。因此，在后面的工序中通过等离子体蚀刻将基板单片化时，能够可靠地保护金属电极，能够防止由等离子体处理造成的金属电极的劣化。
[0167] 此外，在所述元件芯片的制造方法中，所述掩模的形成可以通过利用喷涂法对包含所述掩模的原料的液体进行喷雾来进行。
[0168] 根据该方法，在掩模形成中采用喷涂法，通过喷射对液体抗蚀剂进行喷雾，因此能够与金属电极的形状无关地按照金属电极的形状可靠地被覆金属电极的表面。因此，对于具有各种各样的形状的金属电极的基板，也能够用相同的方法进行等离子体处理，元件芯片的制造效率提高。特别是，在突出得高的形状的金属电极的情况下，若使用旋涂法，则多数情况下金属电极头顶部的被覆将不充分，因此像上述方法那样采用喷涂法是有效的。
[0169] 此外，所述元件芯片的制造方法还可以包括：用保持带保持所述基板的所述第二面；以及在形成所述掩模之后，且在利用所述保持带进行保持之后，在将所述基板单片化之前，将所述基板经由所述保持带载置在载置台。
[0170] 根据该方法，通过保持带的保持，在基板的单片化后，处理基板也是容易的。
[0171] 此外，所述元件芯片的制造方法还可以包括：在所述基板的单片化之后，将保持在所述保持带的状态的所述单片化了的所述基板暴露于第二等离子体，从而除去所述掩模而使所述金属电极露出。
[0172] 根据该方法，能够除去已经不需要的掩模而使金属电极露出在元件芯片的表面。
[0173] 此外，在所述元件芯片的制造方法中，优选地，所述基板具备：第一层，是具有所述第二面的半导体层；以及第二层，是形成在所述第一层上、具有所述第一面并在所述第一面形成有所述金属电极的布线层，在形成所述掩模之后，隔着所述掩模在所述基板表面粘附保护带，并对所述第一层进行研磨。
[0174] 根据该方法，在对金属电极形成掩模之后粘附保护带，因此能够更可靠地保护金属电极。
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| 等离子喷涂装置 | 2020-05-11 | 563 |
| 一种等离子喷涂加工系统 | 2020-05-13 | 906 |
| 等离子体喷涂设备 | 2020-05-11 | 932 |
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| 等离子喷涂设备及方法 | 2020-05-12 | 183 |
| 等离子激光复合喷涂系统、喷涂方法及工件 | 2020-05-12 | 490 |
| 等离子喷涂补偿系统及补偿方法 | 2020-05-13 | 683 |
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