用于形成大通孔的新工艺
阅读：4发布：2022-03-20
专利汇可以提供用于形成大通孔的新工艺专利检索，专利查询，专利分析的服务。并且本 发明 提供一种 半导体 器件。半导体器件包括形成在衬底上方的第一金属层部件。半导体器件包括形成在第一金属层部件上方的通孔。通孔具有凹陷形状。半导体器件包括形成在通孔上方的第二金属层部件。半导体器件包括形成在衬底上方的第一介电层部件。第一介电层部件与第一金属层部件相邻，并且部分地位于第一金属层部件上方。第一介电层部件包含氟。半导体器件包括形成在第一介电层部件上方的第二介电层部件。第一介电层部件和第二介电层部件各自都与通孔相邻。第二介电层部件不含有氟。本发明还提供用于形成大通孔的新工艺。，下面是用于形成大通孔的新工艺专利的具体信息内容。
1.一种半导体器件，包括：
第一金属层部件，形成在衬底上方；
通孔，形成在所述第一金属层部件上方，所述通孔具有凹陷形状，其中，所述通孔具有第一侧壁和相对的第二侧壁，使得所述凹陷从所述第一侧壁延伸到所述第二侧壁；
第二金属层部件，形成在所述通孔上方以及所述凹陷内；
第一介电层部件，形成在所述衬底上方，其中，所述第一介电层部件与所述第一金属层部件相邻并且部分地位于所述第一金属层部件上方，并且其中，所述第一介电层部件包含氟；以及
第二介电层部件，形成在所述第一介电层部件上方，其中，所述第一介电层部件和所述第二介电层部件各自都与所述通孔相邻，并且其中，所述第二介电层部件不含有氟；
其中，所述通孔的第三侧壁跨越所述第一介电层部件和所述第二介电层部件之间的边界，
所述边界具有倾斜的截面轮廓。
2.根据权利要求1所述的半导体器件，其中：
所述第一介电层部件包含氟硅酸盐玻璃FSG；以及
所述第二介电层部件包含未掺杂的硅酸盐玻璃USG。
3.根据权利要求1所述的半导体器件，其中：
所述通孔居中地位于所述第一金属层部件的中心；以及
所述第一金属层部件的边缘和所述通孔的第三侧壁之间的距离小于预定值。
4.根据权利要求1所述的半导体器件，其中，所述第一金属层部件、所述第二金属层部件、所述第一介电层部件和所述第二介电层部件是互连结构的一部分。
5.根据权利要求1所述的半导体器件，还包括：形成在所述第二金属层部件上方的接合引线。
6.根据权利要求1所述的半导体器件，其中：
所述第二金属层部件属于顶层金属层；以及
所述通孔属于顶层通孔层。
7.根据权利要求6所述的半导体器件，其中，所述通孔是第一通孔，并且所述半导体器件还包括形成在所述顶层通孔层中的多个第二通孔，其中，所述第一通孔的横向尺寸比每个所述第二通孔的横向尺寸大多倍。
8.一种半导体器件，包括：
第一金属层，形成在衬底上方，所述第一金属层包括第一金属部件和第一氟硅酸盐玻璃FSG部件；
材料层，形成在所述第一金属层上方，所述材料层包括设置在所述第一金属部件上的导电通孔、硅酸盐玻璃USG部件以及第二FSG部件，其中，所述USG部件和所述第二FSG部件形成与所述导电通孔的第一侧壁以非直角相交的界面，所述界面具有倾斜的截面轮廓，其中，所述导电通孔具有第二侧壁和相对的第三侧壁，使得凹陷从所述第二侧壁延伸到所述第三侧壁；以及
第二金属层，形成在所述材料层上方以及所述凹陷内，所述第二金属层包括形成在所述导电通孔上方的第二金属部件。
9.根据权利要求8所述的半导体器件，其中：
所述导电通孔具有凹形形状；
所述导电通孔居中地位于所述第一金属部件上；以及
所述第一金属部件在水平方向上比所述导电通孔宽预定量。
10.根据权利要求8所述的半导体器件，其中，所述材料层包括多个其他通孔，每一个都在水平方向上远小于所述导电通孔。
11.根据权利要求8所述的半导体器件，其中，所述USG部件和所述第二FSG部件之间的所述界面在离所述第一侧壁的中点具有预定距离的范围内的点处与所述导电通孔的所述第一侧壁相交。
12.根据权利要求8所述的半导体器件，其中，所述第二金属层是互连结构的顶部金属层，并且所述第二金属部件包含铜和铝中的至少一种。
13.根据权利要求8所述的半导体器件，还包括接合至所述第二金属部件的接合引线。
14.一种制造半导体器件的方法，包括：
采用高密度等离子体沉积工艺在金属部件上方和旁边形成氟硅酸盐玻璃FSG层；
采用等离子体增强沉积工艺在所述FSG层上方形成无氟氧化物层；
在位于所述金属部件上方的所述FSG层的一部分中蚀刻开口；以及
以使所述氧化物层和所述FSG层之间的边界与通孔的第一侧壁以非直角相交的方式，在所述开口中和所述金属部件上方形成所述通孔，所述边界具有倾斜的截面轮廓，其中，所述通孔还形成有第二侧壁和相对的第三侧壁，使得凹陷从所述第二侧壁延伸到所述第三侧壁。
15.根据权利要求14所述的方法，还包括：
在所述通孔上形成其他金属部件，其中，所述其他金属部件属于顶部金属层；以及将接合引线附接至所述其他金属部件。
16.根据权利要求14所述的方法，其中，以使所述通孔形成为处于相对于所述金属部件的预定覆盖量内的方式来执行形成所述通孔的步骤。
17.根据权利要求14所述的方法，其中，形成所述通孔包括实施抛光工艺，并且其中，所述通孔具有由所述抛光工艺所导致的凹陷上表面。
18.根据权利要求14所述的方法，其中，形成所述通孔包括形成横向尺寸远窄于所述通孔的多个其他通孔。
用于形成大通孔的新工艺
技术领域
[0001] 本发明涉及形成通孔的工艺。
背景技术
[0002] 半导体集成电路（IC）产业经历了快速增长。IC材料和设计中的技术进步产生多代IC，其中每一代都有比上一代更小且更复杂的电路。然而，这些进步增加了加工和制造IC的复杂性，并且对于这些要实现的进步，需要IC加工和制造中类似的发展。在IC的演变过程中，功能密度（即，每芯片面积的互连器件的数量）逐渐增加而几何尺寸（即，可以采用制造工艺生产的最小部件）下降。
[0003] 诸如探针焊盘或引线接合焊盘的金属焊盘已经用于各种IC的应用。为了恰当地履行其职能，由于例如探测或引线接合之类的行为，金属焊盘应该具有足够的尺寸和强度以承受物理应力。然而，IC不断降低的几何尺寸同样迫使金属焊盘收缩，并且通常传统金属焊盘可能遭受诸如与接合引线的接合、剥离、金属焊盘下方层中的碎裂的困难的问题。为了解决这些问题，可以采用大通孔（比常规通孔大许多倍）来提供支撑金属焊盘。然而，形成如此大通孔的现有工艺可能具有某些缺点。例如，由于严重凹陷或者抛光侵蚀效应，用于形成大通孔的现有工艺可能导致钝化气泡（passivation bubble），这可能会导致器件缺陷。
[0004] 因此，虽然形成大通孔的现有方法一般足以满足其预期目的，但是它们不能在每个方面都令人完全满意。
发明内容
[0005] 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：第一金属层部件，形成在衬底上方；通孔，形成在所述第一金属层部件上方，所述通孔具有凹陷形状；第二金属层部件，形成在所述通孔上方；第一介电层部件，形成在所述衬底上方，其中，所述第一介电层部件与所述第一金属层部件相邻并且部分地位于所述第一金属层部件上方，并且其中，所述第一介电层部件包含氟；以及第二介电层部件，形成在所述第一介电层部件上方，其中，所述第一介电层部件和所述第二介电层部件各自都与所述通孔相邻，并且其中，所述第二介电层部件不含有氟。
[0006] 在上述半导体器件中，其中，所述通孔的侧壁跨越所述第一介电层部件和所述第二介电层部件之间的边界。
[0007] 在上述半导体器件中，其中，所述通孔的侧壁跨越所述第一介电层部件和所述第二介电层部件之间的边界，其中，所述边界具有倾斜的截面轮廓。
[0009] 在上述半导体器件中，其中：所述通孔基本上居中地位于所述第一金属层部件的中心；以及所述第一金属层部件的边缘和所述通孔的侧壁之间的距离小于预定值。
[0010] 在上述半导体器件中，其中，所述第一金属层部件、所述第二金属层部件、所述第一介电层部件和所述第二介电层部件是互连结构的一部分。
[0011] 在上述半导体器件中，还包括：形成在所述第二金属层部件上方的接合引线。
[0012] 在上述半导体器件中，其中：所述第二金属层部件属于顶层金属层；以及所述通孔属于顶层通孔层。
[0013] 在上述半导体器件中，其中：所述第二金属层部件属于顶层金属层；以及所述通孔属于顶层通孔层，其中，所述通孔是第一通孔，并且所述半导体器件还包括形成在所述顶层通孔层中的多个第二通孔，其中，所述第一通孔的横向尺寸比每个所述第二通孔的横向尺寸大至少多倍。
[0014] 根据本发明的另一方面，还提供了一种半导体器件，包括：第一金属层，形成在衬底上方，所述第一金属层包括第一金属部件和第一氟硅酸盐玻璃（FSG）部件；材料层，形成在所述第一金属层上方，所述材料层包括设置在所述第一金属部件、硅酸盐玻璃（USG）部件以及第二FSG部件上的导电通孔，其中，所述USG部件和所述第二FSG部件形成与所述导电通孔的侧壁以非直角相交的界面；以及第二金属层，形成在所述材料层上方，所述第二金属层包括形成在所述导电通孔上方的第二金属部件。
[0015] 在上述半导体器件中，其中：所述导电通孔具有凹形形状；所述导电通孔近似居中地位于所述第一金属部件上；以及所述第一金属部件在水平方向上比所述导电通孔宽预定量。
[0016] 在上述半导体器件中，其中，所述材料层包括多个其他通孔，每一个都在水平方向上远小于所述导电通孔。
[0017] 在上述半导体器件中，其中，所述USG部件和所述第二FSG部件之间的所述界面在离所述侧壁的中点具有预定距离的范围内的点处与所述导电通孔的所述侧壁相交。
[0019] 在上述半导体器件中，还包括接合至所述第二金属部件的接合引线。
[0020] 根据本发明的又一方面，还提供了一种制造半导体器件的方法，包括：采用高密度等离子体沉积工艺在金属部件上方和旁边形成氟硅酸盐玻璃（FSG）层；采用等离子体增强沉积工艺在所述FSG层上方形成无氟氧化物层；在位于所述金属部件上方的所述FSG层的一部分中蚀刻开口；以及以使所述氧化物层和所述FSG层之间的边界与所述通孔的侧壁以非直角相交的方式，在所述开口中和所述金属部件上方形成通孔。
[0021] 在上述方法中，还包括：在所述通孔上形成其他金属部件，其中，所述其他金属部件属于顶部金属层；以及将接合引线附接至所述其他金属部件。
[0022] 在上述方法中，其中，以使所述通孔形成为处于相对于所述金属部件的预定覆盖量内的方式来执行形成所述通孔的步骤。
[0023] 在上述方法中，其中，形成所述通孔包括实施抛光工艺，并且其中，所述通孔具有由所述抛光工艺所导致的凹陷上表面。
[0025] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚讨论起见，各种部件的尺寸可以被任意增大或缩小。
[0026] 图1是示出根据本发明的各个方面制造半导体器件的方法的流程图。
[0027] 图2至图5是根据本发明的各个方面的半导体器件在不同制造阶段的示意性片段横截面侧视图。
具体实施方式
[0028] 可以理解，为了实施各个实施例的不同部件，以下公开提供了许多不同的实施例或实例。以下描述部件和布置的特定实例以简化本公开。当然这些仅仅是实例且并不打算限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在第一部件和第二部件之间的实施例，使得第一和第二部件不直接接触。另外，本公开可能在各个实例中重复参考数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。
[0029] 图1是制造半导体器件的方法20的流程图。方法20开始于框22，其中，在金属部件的上方和旁边形成氟硅酸盐玻璃（FSG）。可以采用高密度等离子体沉积工艺形成FSG层。方法20继续到框24，其中，在FSG层上方形成无氟氧化物层。在一些实施例中，采用等离子体增强沉积工艺形成氧化物层。方法20继续到框26，其中，在位于金属部件上方的FSG层的一部分中蚀刻开口。方法20继续到框28，其中，以使氧化物层和FSG层之间的边界与通孔侧壁以非直角相交的方式在开口中和金属部件上方形成通孔。
[0030] 图2至图5是根据本发明的各个方面的半导体器件40在各个制造阶段的示意性片段横截面侧视图。可以理解，图2至图5已经简化用于更好理解本发明的发明概念。因此，可以注意到，在图2至图5示出的工艺之前、期间、和之后可以提供附加工艺，本文仅简单论述一些其他工艺。
[0031] 参考图2，半导体器件40可以是半导体集成电路（IC）芯片、片上系统（SoC）或者它们的一部分，其可以包括存储电路、逻辑电路、高频电路、图像传感器以及各种无源和有源部件，诸如电阻器、电容器和电感器、P沟道场效应晶体管（pFET）、N沟道FET（nFET）、金属氧化物半导体场效应晶体管（MOSFET）、或者互补金属氧化物半导体（CMOS）晶体管、双极结型晶体管（BJT）、横向扩散MOS（LDMOS）晶体管、高功率MOS晶体管、或者其他类型的晶体管。应当注意到，可以用CMOS工艺流程来制造半导体器件40的一些部件。
[0032] 半导体器件40包括衬底50。在示出的实施例中，衬底50是掺杂有诸如硼的P型掺杂剂的硅衬底。在另一实施例中，衬底50是掺杂有诸如砷或者磷的N型掺杂剂的硅衬底。可选地，衬底可以由一些其他诸如金刚石或者锗的合适的元素半导体材料；诸如碳化硅、砷化铟、或者磷化铟的合适的化合物半导体；或者诸如碳化锗硅、磷化砷镓、或者磷化铟镓的合适的合金半导体形成。此外，在一些实施例中，衬底50可以包括外延层（epi层），可以使其应变用于改善性能，并且可以包括绝缘体上硅（SOI）结构。
[0033] 在衬底50中形成隔离结构。在一些实施例中，隔离结构包括浅沟槽隔离（STI）器件。STI器件包括介电材料，可以是氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐（FSG）、和/或本领域公知的低k介电材料。通过在衬底50中蚀刻沟槽然后用介电材料填充沟槽形成STI器件。在其他实施例中，也可以形成深沟槽隔离（DTI）器件以替代STI器件（或者与STI器件组合）来作为隔离结构。为了简洁的原因，本文不具体示出隔离结构。
[0034] 在衬底中也形成多个微电子部件。例如，可以通过一个或多个离子注入和/或扩散工艺在衬底50中形成FET晶体管器件的源极和漏极区。作为另一实例，可以在衬底50中形成辐射敏感图像像素。为了简洁的原因，本文不具体示出这些微电子部件。
[0035] 在衬底50的上表面的上方形成互连结构。互连结构包括多个图案化的介电层和互连导电层。这些互连导电层提供形成在衬底50中的电路、输入/输出、以及各种掺杂部件之间的互连件（例如，布线）。更详细地，互连结构可以包括多个互连层，也被称为金属层（例如M1、M2、M3等）。每一个互连层包括多个互连部件，也被称为金属线。金属线可以是铝互连线或者铜互连线，并且可以包括诸如铝、铜、铝合金、铜合金、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、或者其组合的导电材料。可以通过包括物理汽相沉积（PVD）、化学汽相沉积（CVD）、溅射、电镀、或者其组合的工艺形成金属线。
[0036] 互连结构包括在互连层之间提供隔离的层间电介质（ILD）。ILD可以包括诸如氧化物材料的介电材料。互连结构也包括在衬底上的不同互连层和/或部件之间提供电连接的多个通孔/接触件。在下面的段落中，将更详细论述用于形成一些金属层和他们互连通孔的工艺。
[0037] 如图2所示，互连结构的实质部分简单示出为层60。层60可以包括如上所述多个金属层和通孔。在层60上方形成（互连结构的）金属层70。金属层70包括多个金属部件，其中金属部件71、72和73在本文中作为实例示出。金属部件71至73可以包括一个或多个金属或者金属合金部件。
[0038] 然后，在金属部件71至73上方形成介电层80。介电层80包括本实例中的氟硅酸盐玻璃（FSG），但是在其他实施例中可以包括合适的可选材料。FSG材料具有约3.5的介电常数。通过高密度等离子体化学汽相沉积（HDP-CVD）工艺90形成介电层80。HDP-CVD工艺90可以同时实施沉积和蚀刻。因此，HDP-CVD工艺90的结果是，介电层80具有不平坦的上表面。在示出的实施例中，介电层80的上表面可具有倾斜的截面轮廓，诸如形成在金属部件71至73上方的部分的具有一些角度的轮廓。介电层80具有厚度100。在一些实施例中，厚度100的范围为约4000埃至约8000埃。
[0039] 现参考图3，然后在介电层80的上方形成介电层110。介电层110包含与介电层80不同的材料并且不含有氟。在本实施例中，介电层110包含未掺杂硅酸盐玻璃（USG）材料，但是在其他实施例中，可以包括合适的可选材料。USG材料具有约3.9的介电常数。通过等离子体增强化学汽相沉积（PE-CVD）工艺120形成介电层110。然后以合适的抛光工艺一起抛光介电层80和介电层110，例如本领域公知的化学机械抛光（CMP）工艺。在实施抛光工艺之后，介电层80和110基本上是共面的（金属部件73上方的一部分介电层被抛光除去），并且介电层110具有厚度130。在一些实施例中，厚度130的范围是约4000埃至约
10000埃。
10000埃。
[0040] 然后，在介电层80和介电层110的平坦化表面的上方形成另一介电层140。介电层140用作用于底下层的钝化层。在本实施例中，介电层140包括USG材料，但是在其他实施例中，可以包括可选的合适材料。介电层140具有厚度150。在一些实施例中，厚度150的范围是约1000埃至约6000埃。
[0041] 现参考图4，在介电层110中形成多个导电通孔，其中的通孔200、201和202在本文中作为实例示出。通过在介电层110和140中蚀刻开口并且随后沉积金属材料填充该开口以形成通孔200至202。在本实施例中，作为金属材料的钨（W）用来填充开口，因此在本实施例中通孔200至202是钨通孔。在可选实施例中，其他合适的金属材料可以用于形成通孔200至202。然后实施诸如CMP工艺的抛光工艺使通孔200至202平坦化。
[0042] 在金属部件71至73上分别形成通孔200至202。通孔200至201可以被称为“小”或者“常规”通孔，而通孔202可以被称为“大”通孔。如图4中示出，“大”通孔202具有远大于“小”通孔200至201的横向（或者水平）尺寸220的横向（或者水平）尺寸210。例如，横向尺寸210可以比横向尺寸220大几十或者几百倍。在一些实施例中，大通孔202的横向尺寸210的范围可以是约30微米至约200微米，而小通孔200至201的横向尺寸220的范围可以是约0.1微米至约0.5微米。在其他实施例中，这些范围可以取决于设计需要和制造顾虑而变化。
[0043] 大通孔202具有垂直延伸的侧壁230。侧壁230也限定均与其相邻的介电层部件110A和介电层部件80A的一些边界。介电层部件110A和介电层部件80A还共享边界250。
大通孔202的侧壁230跨越边界250。换句话说，边界250在侧壁230上不处于侧壁230的顶部或底部的一点处与侧壁230相交。在一些实施例中，可以在一定程度上调整上面论述的各种制造工艺从而使边界250和侧壁230之间的相交点位于离侧壁230的中点具有预期距离的范围内。
大通孔202的侧壁230跨越边界250。换句话说，边界250在侧壁230上不处于侧壁230的顶部或底部的一点处与侧壁230相交。在一些实施例中，可以在一定程度上调整上面论述的各种制造工艺从而使边界250和侧壁230之间的相交点位于离侧壁230的中点具有预期距离的范围内。
[0044] 此外，如上所述，由于用于形成介电层80的HDP-CVD工艺90（图2中示出）的特性，介电层部件80A具有倾斜的截面轮廓。因此，介电层部件80A和110A之间的边界250以非直角与侧壁230相交。
[0045] 如图4中示出，金属部件73（其上形成大通孔202）的横向或水平尺寸宽于大通孔202。大通孔202的边缘（例如，侧壁230）通过距离260和261与金属部件73的相应边缘隔开。在一些实施例中，也可以调整用于形成大通孔202的制造工艺从而使得大通孔202相对于下面的金属部件73居中。或者说，距离260和261基本上是相等的，从而大通孔202在相对于金属部件73的任一水平方向上没有“偏移”。距离260至261是相对小的数，例如，小于约1微米。在一些实施例中，距离260至261可以在约0.1微米至约0.5微米的范围内。小距离260至261也可以被称为是大通孔202和金属部件73之间的覆盖需求。
[0046] 许多用于形成大通孔的传统制造工艺可以利用FSG材料作为介电材料从而将大通孔与常规通孔分开。但是，如上所述，由大通孔引起的严重凹陷效应会导致过度去除钝化层的部分（例如，与介电层140类似的层），使得会暴露出下方的部分FSG材料。FSG材料的暴露（作为传统制造工艺的结果）导致问题。例如，氟可以与氢反应（例如，来自水蒸汽）形成氢氟酸（HF）。氢氟酸会在稍后形成的其他钝化层下方引起泡沫。这些钝化泡沫可以导致钝化剥离，因此使半导体器件产生缺陷。
[0047] 这里，采用无氟材料（例如，USG）形成介电层110A。因此，即使由于上面论述的凹陷效应而过度去除介电层140（即，钝化层），USG材料的暴露也不会引起钝化泡沫，因为USG材料不包括与氢反应从而形成氢氟酸的氟。此外，仔细调整大通孔202的形成，使得大通孔202的侧壁230有效地阻挡含FSG介电层部件80A以防止其暴露。换句话说，因为侧壁230跨越位于介电层部件110A和80A之间的边界250，所以通过无氟介电层部件110A和大通孔
202密封含FSG介电层部件80A。因此，不用担心介电层80A中的氟泄露以形成钝化泡沫。
202密封含FSG介电层部件80A。因此，不用担心介电层80A中的氟泄露以形成钝化泡沫。
[0048] 现参考图5，在介电层140上方和通孔200至202上方形成（互连结构的）金属层270。金属层包括多个金属部件，其中的金属部件271、272和273在本文中作为实例示出。
金属部件271至273可以包括诸如铝或者铜合金的一种或多种金属或者金属合金。在一些实施例中，金属部件271至273包括铝铜（AlCu）。
金属部件271至273可以包括诸如铝或者铜合金的一种或多种金属或者金属合金。在一些实施例中，金属部件271至273包括铝铜（AlCu）。
[0049] 金属部件71和271通过通孔200互连，金属部件72和272通过通孔201互连，以及金属部件73和273通过大通孔202互连。金属层270可以被称为顶层金属层（或者TM），而金属层70可以被称为顶层减一金属层（或者TM-1）。通孔200至202可以被称为处于顶层通孔层中，虽然在某些实施例中，通孔200至202也可以被认为是处于顶层金属层中。
[0050] 在介电层140上方和金属层270上方形成钝化层300。钝化层300包含可以提供为下面的各个层提供良好钝化的合适材料。然后可以实施光刻胶工艺以展示（或者暴露出）金属部件273。然后采用本领域公知的引线接合工艺将金属部件273的暴露部分接合至接合引线320。因此，顶层金属部件273也可以被称为接合焊盘。在一些实施例中，引线接合工艺包括球接合工艺，其中熔化接合引线320的一部分以形成接合球330。在某些实施例中，接合引线320和接合球330包含金。在其他实施例中，接合引线320和接合球330可以包括铜或者另一合适金属。
[0051] 可以实施其他制造工艺以完成半导体器件40的制造。例如，这些其他制造工艺可以包括封装、晶圆切割/切断、和测试工艺。为了简明的目的，本文不论述这些其他工艺。
[0052] 如上所述，本发明的实施例提供优势，可以理解不同实施例可以提供不同优势，并且本文不论述所有优势，并且没有特定的优势是所有的实施例都需要的。本发明的某些实施例的其他优势之一是通过用USG材料替代FSG材料，本文公开的实施例防止FSG接触到氢气，即使CMP凹陷效应比较严重。如果由于严重CMP凹陷效应而导致钝化层被过度去除，钝化层底下被暴露的材料是USG，其不含有氟。因此，USG材料的暴露不会形成氢氟酸。
[0053] 本发明的某些实施例的另一优势是可以形成大通孔从而有效地阻挡其相邻的FSG材料。具体地，通过仔细调整制造参数，可以形成大通孔从而跨越位于USG和其相邻的FSG部件之间的界面。因此，通过USG部件和大通孔的侧壁有效地密封了FSG部件。可以通过设置大通孔和TM-1金属层中的金属部件之间的合适的覆盖需求调谐侧壁的位置。
[0054] 本发明的某些实施例的其他特征涉及可以制造半导体器件而不会增加金属间电介质的厚度，以及制造工艺与现有工艺流程仍然相兼容并且仅需要最小变化的事实。
[0055] 可以理解上面论述的本发明的各个方面可以应用到包括C011节点、C014节点、C015节点、C0152节点、C016节点、C018节点、C022节点、C025节点的各种技术节点。也可以理解上面论述的本发明的各个方面可以用于制造使用铝和铜引线接合的各种器件，诸如逻辑电路、混合模式电路、高频电路、和非易失性存储器电路。
[0056] 本发明的更广泛的形式之一涉及一种半导体器件。该半导体器件包括：形成在衬底上方的第一金属层部件；形成在第一金属层部件上方的通孔，通孔具有凹陷的形状；形成在通孔上方的第二金属层部件；形成在衬底上方的第一介电层部件，其中第一介电层部件邻近第一金属层部件，并且部分地位于第一金属层部件上方，并且其中第一介电层部件包含氟；以及形成在第一介电层部件上方的第二介电层部件，其中第一介电层部件和第二介电层部件各自都邻近通孔，并且其中第二介电层部件不含有氟。
[0057] 在一些实施例中，通孔的侧壁跨越第一介电层部件和第二介电层部件之间的边界。
[0058] 在一些实施例中，边界具有倾斜的横断面。
[0059] 在一些实施例中，第一介电层部件包含氟硅酸盐玻璃（FSG）；并且第二介电层部件包括未掺杂硅酸盐玻璃（USG）。
[0060] 在一些实施例中，通孔基本上居中地位于第一金属层部件上方；并且第一金属层部件的边缘和通孔的侧壁之间的距离小于预定值。
[0061] 在一些实施例中，第一金属层部件、第二金属层部件、第一介电层部件、和第二介电层部件是互连结构的一部分。
[0062] 在一些实施例中，半导体器件还包括：形成在第二金属层部件上方的接合引线。
[0063] 在一些实施例中，第二金属层部件属于顶层金属层；并且通孔属于顶层通孔层。
[0064] 在一些实施例中，通孔是第一通孔，并且还包括多个形成在顶层通孔层中的第二通孔，其中第一通孔的横向尺寸比每个第二通孔大至少多倍。
[0065] 本发明的另一更广泛形式涉及一种半导体器件。该半导体器件包括：形成在衬底上方的第一金属层，第一金属层包括第一金属部件和第一氟硅酸盐玻璃（FSG）部件；形成在第一金属层上方的材料层，材料层包括设置在第一金属部件、硅酸盐玻璃（USG）部件、和第二FSG部件上的导电通孔，其中USG部件和第二FSG部件形成与导电通孔的侧壁非直角相交的界面；以及形成在材料层上方的第二金属层，第二金属层包括形成在导电通孔上方的第二金属部件。
[0066] 在一些实施例中，导电通孔是凹形的；导电通孔近似居中地位于第一金属部件上；并且第一金属部件在水平方向上比导电通孔宽一个预定值。
[0067] 在一些实施例中，材料层包括多个其他通孔，每个其他通孔在水平方向上都远小于导电通孔。
[0068] 在一些实施例中，USG部件和第二FSG部件之间的界面在离侧壁的中点的预期距离内的点处与导电通孔的侧壁相交。
[0069] 在一些实施例中，第二金属层是互连结构的顶部金属层，并且其中第二金属部件包含至少铜和铝之一。
[0070] 在一些实施例中，半导体器件还包括接合至第二金属部件的接合引线。
[0071] 本发明的又一更广泛形式涉及一种制造半导体器件的方法。该方法包括：采用高密度等离子体沉积工艺在金属部件上方和旁边形成氟硅酸盐玻璃（FSG）层；采用等离子体增强沉积工艺在FSG层上方形成无氟氧化物层；在位于金属部件上方的FSG层的一部分中蚀刻开口；以及在开口中和金属部件上方形成通孔，使得氧化物层和FSG层之间的边界与通孔的侧壁以非直角相交。
[0073] 在一些实施例中，在相对于金属部件的预期覆盖内形成通孔部件。
[0074] 在一些实施例中，通孔的形成包括实施抛光工艺，并且其中通孔具有由抛光工艺导致的凹陷的上表面。
[0075] 在一些实施例中，通孔的形成包括形成多个其他通孔，该其他通孔在横向尺寸上远窄于通孔。
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