低介电常数层的制造方法
专利汇可以提供低介电常数层的制造方法专利检索，专利查询，专利分析的服务。并且一种低 介电常数 层的制造方法，利用 等离子体 处理已形成的低介电常数层，之后再进行一道去除步骤。其中，此去除步骤借以去除低介电常数层表面形成的致密层。去除步骤可利 用例 如化学机械 抛光 法、氩气 溅射法 、 氟化氢 气体工艺、湿式蚀刻法或干式蚀刻法等。，下面是低介电常数层的制造方法专利的具体信息内容。
1、一种低介电常数层的制造方法，至少包括：
形成一低介电常数层于一基材上；
对该低介电常数层进行一等离子体处理；以及
进行一去除步骤，借以去除部分该低介电常数层。
2、根据权利要求1所述的低介电常数层的制造方法，其中形成该低介电 常数层的步骤为利用一化学气相沉积法。
3、根据权利要求1所述的低介电常数层的制造方法，其中形成该低介电 常数层的步骤为利用一等离子体增强化学气相沉积法。
4、根据权利要求1所述的低介电常数层的制造方法，其中上述的等离子 体处理步骤为使用一反应气体，并且该反应气体的成分选自于由氢气、氮气及 其混合物所组成的一族群。
5、根据权利要求1所述的低介电常数层的制造方法，其中上述的去除步 骤为利用一化学机械抛光法。
6、根据权利要求1所述的低介电常数层的制造方法，其中上述的去除步 骤为利用一溅射法。
7、根据权利要求6所述的低介电常数层的制造方法，其中上述的去除步 骤为利用一氩气溅射法。
8、根据权利要求1所述的低介电常数层的制造方法，其中上述的去除步 骤为利用一氟化氢气体工艺。
9、根据权利要求1所述的低介电常数层的制造方法，其中上述的去除步 骤为利用一湿式蚀刻法。
10、根据权利要求1所述的低介电常数层的制造方法，其中上述的去除步 骤为利用一干式蚀刻法。
技术领域
本发明涉及低介电常数(Low Dielectric Constant；Low K)层的制造方法， 特别涉及可降低介电常数值的低介电常数层制造方法。
背景技术
为了降低信号传递的时间延迟，目前的发展方向除了以电阻率约为1、 67μΩ-cm的铜金属来取代电阻率约为2、66μΩ-cm的铝金属成为导线的连线系 统外，还可以利用低介电常数材料来作为导线间的绝缘层，借以降低金属与金 属层之间的寄生电容大小，使组件在速度方面的性能提高，并且可以降低功率 的消耗(Power Dissipation)及噪声干扰(Cross-talk Noise)。
然而，由于低介电常数薄膜通常为松散的孔洞(Pore)结构，导致低介电常 数薄膜的机械强度较差，因此在工艺期间，低介电常数薄膜很容易因一些外力 或能量而破裂，造成工艺合格率的降低。为了避免低介电常数薄膜的破裂，传 统上都必须借由变更或修改低介电常数材料的前驱物(Precursor)来提高其破裂 临界。目前，一般在低介电常数薄膜形成后，对此低介电常数薄膜进行后续的 处理，来增加其结构强度。
发明内容
根据以上所述的目的，本发明低介电常数层的制造方法包括：首先，在基 材上形成低介电常数层；接着，对低介电常数层进行等离子体处理步骤；随后， 去除低介电常数层表面的部分材料。其中，去除步骤可使用化学机械抛光法 (Chemical Mechanical Polishing)、氩气溅射法(Ar Sputtering)、氟化氢气体(HF Vapor)工艺、湿式蚀刻法或干式蚀刻法等。
由于等离子体工艺后，低介电常数层表面的致密层会导致整体低介电常数 层的介电常数值提高，因此在加入去除步骤后，可降低整体低介电常数层的介 电常数值。这样一来，可以改善金属连线的电阻电容延迟时间，同时提升集成 电路的组件速度。
附图简要说明
下面结合附图对本发明的具体实施方式作进一步详细的描述。附图中，
图1至图3为应用本发明低介电常数层的制造方法的剖面示意图；
图4为本发明低介电常数层的制造流程图。
具体实施方式
首先，按照步骤50，利用例如化学气相沉积法(Chemical Vapor Deposition： CVD)或等离子体增强化学气相沉积法(Plasma Enhanced CVD；PECVD)在基材 10上形成一层低介电常数层12，此低介电常数层12的材料可例如为氟化非晶 碳(Fluorinated Amorphous Carbon；a-C：F)、有机的MSQ(Methyl Silsesquioxane)、 以及无机的HSQ(Hydrogen Silsesquioxane)等。
当低介电常数层12形成后，按照步骤52，利用等离子体14对此低介电 常数层12进行等离子体处理，此等离子体处理步骤可使得低介电常数层内的 原子排列进行重整及化学反应，从而降低介电常数与其缺陷。其中，等离子体 处理的反应气体可例如为氢气、氮气及其混合物等。
但是，经过等离子体14所处理的低介电常数层12却会在其表面形成一层 致密层16，此致密层16的介电常数高于内部低介电常数材料。在此情况下， 整体低介电常数层12的介电常数值会因此而增加。
在低介电常数材料的技术日趋重要的情况下，本发明还在等离子体处理步 骤之后，揭露一道去除步骤。按照步骤54，利用例如化学机械抛光法(Chemical Mechanical Polishing)、氩气(Ar)的溅射法(Sputtering)、氟化氢气体(HF Vapor) 工艺、以及利用化学品的湿式蚀刻法或干式蚀刻法等，将致密层16去除，从 而形成低介电常数层12a。
其中，一般致密层的厚度介于约100至1500之间，因此可根据形成致 密层的厚度及材料不同，调整去除步骤中例如抛光液种类、粒径、蚀刻化学品、 工艺时间、蚀刻方法等工艺条件，本发明并不在此限制。
例如，在本发明一较佳实施例中，对厚度约为500的致密层，利用用来 去除氧化物、并且其成分为含硅材料或其混合物的抛光液，进行约180秒的化 学机械抛光步骤，可使得原本厚度为2700的低介电常数层，厚度减少至 2200，这样可将其表面的致密层去除。
另外，由于上述步骤52的进行等离子体处理并非本发明的重点，因此其 所使用的工艺参数，例如反应气体种类、反应气体流量、等离子体功率、压力、 温度与工艺时间等，都可根据需要而加以改变，本发明不在此限制。
利用本发明低介电常数层的制造方法，不仅具有利用等离子体处理提高低 介电常数层的机械强度的优点，也同时改善了因致密层而提高介电常数值的缺 点。这样，由于提高制造低介电常数材料的技术，使得介电常数值降低，从而 具有改善金属连线的电阻电容延迟时间与提升集成电路组件速度的效果。
如熟悉此领域技术的人员所了解的，以上所述仅为本发明的较佳实施例而 已，并非用以限定本发明的权利要求；凡其它未脱离本发明所揭示的构思下所 完成的等效改变或修饰，均应包含在权利要求内。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 一种金属波纹管表面处理方法 | 2021-01-02 | 5 |
| 用于对半导体晶圆进行等离子体划片的方法和设备 | 2020-12-07 | 2 |
| 具有可配置轮廓的衬垫层的半导体器件及其制造方法 | 2021-05-21 | 4 |
| 抗反射涂层填充式超低介电常数之铜互连制造方法 | 2020-11-01 | 3 |
| 制造非易失性存储元件的方法 | 2021-05-20 | 4 |
| LED元件及其制造方法 | 2021-05-30 | 1 |
| 用于制造图像传感器的方法 | 2020-10-23 | 2 |
| 发光二极管管芯的基底结构体及制造基底结构体的方法 | 2022-04-24 | 3 |
| 等离子体反应用气体、其制备方法和应用 | 2020-07-24 | 5 |
| 元件芯片的制造方法 | 2020-10-31 | 0 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
