有助于残留物去除的各向同性电阻器保护蚀刻
阅读：918发布：2020-05-12
专利汇可以提供有助于残留物去除的各向同性电阻器保护蚀刻专利检索，专利查询，专利分析的服务。并且各种制造例如栅极或 电阻 器 的 电路 结构的方法。一方面，本 发明 提供制造电路结构的方法，该方法包括于基底(12)上形成 硅 结构(18)，且于该硅结构(18)上形成 氧 化膜(44)。掩模该氧化膜(44)的第一部份(30)同时留下未掩模的第二部分(22)。通过各向同性等离子蚀刻去除该氧化膜(44)的第二部分(22)以暴露该硅结构(18)的部分(22)，且将该氧化膜(44)的第一部份上的掩模去除。使用用以去除 电阻器 保护氧化层的 各向同性蚀刻 可减少隔离结构受损的可能性，而该隔离结构的受损系由与常规 各向异性 蚀刻 技术有关的侵害性过度蚀刻所造成。，下面是有助于残留物去除的各向同性电阻器保护蚀刻专利的具体信息内容。
1.一种于基底上制造电阻器结构的方法，该方法包括：
于该基底上形成多晶硅结构；
于该多晶硅结构上形成氧化膜；
掩模该氧化膜的第一部份同时留下未掩模的第二部分，该氧化膜 的第二部分具有至少一个由图案化的多晶硅结构产生的阶梯；
通过各向同性等离子蚀刻来去除该氧化膜的未掩模的部分，以暴 露出该多晶硅结构的第一部分，该多晶硅结构的第二部分仍为该氧化 膜的该第一部分所覆盖而限定出电阻器结构；以及于该多晶硅结构的该第一部分上形成硅化物膜，该氧化膜的该第 一部份可防止在该多晶硅结构的该第二部分上形成硅化物。
2.如权利要求1的方法，其中，形成该硅化物膜包括沉积钴及使 该基底退火以使该钴与硅反应。
3.如权利要求1的方法，其中，形成该硅化物膜包括沉积钴或钛 及使该基底退火以使该钴或该钛与硅反应。
4.如权利要求1的方法，其中，形成该多晶硅结构包括沉积多晶 硅及通过蚀刻将该多晶硅图案化成所需的形状。
5.如权利要求1的方法，其中，形成该氧化膜包括通过化学气相 沉积法沉积氧化物。
6.如权利要求1的方法，其中，该各向同性等离子蚀刻包括以 CHF3进行蚀刻。
技术领域
本发明一般而言涉及半导体工艺，尤其涉及自电阻器结构中去除 电阻器保护膜的方法。
背景技术
现代集成电路通常含有数百万分立的电路组件。晶体管与电阻器 代表两种最普遍使用的该等电路组件的类型。虽然用于半导体制造的 甚多各种晶体管设计的实例，但大部分系由栅极及一个或多个杂质区 所组成。电阻器结构类似地制造成许多种结构。某些电阻器结构是在 半导体基底中形成杂质区而制得。其余的则通过先制造硅或多晶硅结 构，然后再选择性地掺杂该结构的某些部分或不掺杂这些部分而制得。
于某些常规半导体工艺中，将电阻器结构与栅极的制造结合在一 起。例如，利用地毯式沉积及后续的蚀刻而在基底上留下多晶硅线路 图案。然后将该多晶硅线路的某些部分留出来用于栅极功能，同时将 其它部分留出来作为电阻器结构。通常以特定浓度的杂质掺杂设置该 栅极部份，以使该部份具有导电性，并具有耐火金属硅化物膜以增进 其与后续形成的接触插塞(contact plug)的欧姆接触。该多晶硅线路 的电阻器结构部份通常不予以掺杂且不具有硅化物膜。
许多于半导体基底上完成的现代集成电路由多个为隔离结构所确 定或者说限定的活动区(active region)组成。该活动区的上表面及环 绕其周围的隔离结构通常并非平坦。实际上，由活动区至隔离结构间 的过渡有一阶梯的高度差异。此非平坦性对活动区与隔离结构上的后 续沉积膜而言会产生不平坦的表面构造。此不平坦的表面构造可导致 在要留下用于形成栅极的多晶硅线路的上表面的某些部分上形成所谓 的“弦状物(stringer)”。
在一些常规工艺中，多晶硅线路系地毯式沉积在基底上，随后予 以掩模以限定出多个多晶硅线路的一般形状。然后进行各向异性蚀刻 以限定各多晶硅线路。其次，于该多晶硅线路上形成氧化膜。该氧化 膜用作掩模，遮蔽所选择的多晶硅线路部分，以防止硅化作用，从而 使这些未经硅化作用的部分可用作电阻器结构。为达此目的，以光阻 剂掩模该多晶硅线路上的氧化膜的选定部分，并对未经掩模的氧化膜 部分进行各向异性蚀刻，直至其下的多晶硅层为止。结果，多晶硅线 路不均匀的表面结构，特别是在相关于由隔离结构至活动区的过渡的 阶梯部分上，各向异性蚀刻无法在该阶梯部分将氧化层材料自多晶硅 线路上完全去除。这些留下来的弦状物代表在后续的salicidation工艺 期间可能无法形成硅化物的多晶硅线路部分。若未经检验，该等弦状 物即代表可能具有所不希望的高面电阻(sheet resistance)及不良的接 触插塞粘附性的区域。
上述本领域的相关背景技术被披露于美国专利US5304502A和 US5358601A，以及中国专利CN1214537A中。
为了减轻弦状物的问题，常规电阻器保护的蚀刻工艺结合有一个 或多个侵害性过度蚀刻(aggressive overetching)步骤以确保弦状物的 去除。与这种常规技术相关的困难在于该一个或多个侵害性过度蚀刻 步骤将会侵蚀隔离结构材料，特别是在活动区与隔离结构的接口上。 在这些区域上，不希望有的这种侵蚀可导致组件明显漏电。
本发明目的在于克服或减少前述一种或多种缺点的效应。
于某些常规半导体工艺中，将电阻器结构与栅极的制造结合在一 起。例如，利用地毯式沉积及后续的蚀刻而在基底上留下多晶硅线路 图案。然后将该多晶硅线路的某些部分留出来用于栅极功能，同时将 其它部分留出来作为电阻器结构。通常以特定浓度的杂质掺杂设置该 栅极部份，以使该部份具有导电性，并具有耐火金属硅化物膜以增进 其与后续形成的接触插塞(contact plug)的欧姆接触。该多晶硅线路 的电阻器结构部份通常不予以掺杂且不具有硅化物膜。
许多于半导体基底上完成的现代集成电路由多个为隔离结构所确 定或者说限定的活动区(active region)组成。该活动区的上表面及环 绕其周围的隔离结构通常并非平坦。实际上，由活动区至隔离结构间 的过渡有一阶梯的高度差异。此非平坦性对活动区与隔离结构上的后 续沉积膜而言会产生不平坦的表面构造。此不平坦的表面构造可导致 在要留下用于形成栅极的多晶硅线路的上表面的某些部分上形成所谓 的“弦状物(stringer)”。
在一些常规工艺中，多晶硅线路系地毯式沉积在基底上，随后予 以掩模以限定出多个多晶硅线路的一般形状。然后进行各向异性蚀刻 以限定各多晶硅线路。其次，于该多晶硅线路上形成氧化膜。该氧化 膜用作掩模，遮蔽所选择的多晶硅线路部分，以防止硅化作用，从而 使这些未经硅化作用的部分可用作电阻器结构。为达此目的，以光阻 剂掩模该多晶硅线路上的氧化膜的选定部分，并对未经掩模的氧化膜 部分进行各向异性蚀刻，直至其下的多晶硅层为止。结果，多晶硅线 路不均匀的表面结构，特别是在相关于由隔离结构至活动区的过渡的 阶梯部分上，各向异性蚀刻无法在该阶梯部分将氧化层材料自多晶硅 线路上完全去除。这些留下来的弦状物代表在后续的salicidation工艺 期间可能无法形成硅化物的多晶硅线路部分。若未经检验，该等弦状 物即代表可能具有所不希望的高面电阻(sheet resistance)及不良的接 触插塞粘附性的区域。
上述本领域的相关背景技术被披露于美国专利US5304502A和 US5358601A，以及中国专利CN1214537A中。
为了减轻弦状物的问题，常规电阻器保护的蚀刻工艺结合有一个 或多个侵害性过度蚀刻(aggressive overetching)步骤以确保弦状物的 去除。与这种常规技术相关的困难在于该一个或多个侵害性过度蚀刻 步骤将会侵蚀隔离结构材料，特别是在活动区与隔离结构的接口上。 在这些区域上，不希望有的这种侵蚀可导致组件明显漏电。
本发明目的在于克服或减少前述一种或多种缺点的效应。
发明内容
根据本发明一方面，提供了电路结构的制造方法，该方法包括在 基底上形成硅结构，且于该硅结构上形成氧化膜。掩模该氧化膜的第 一部份同时留下未掩模的第二部分，该氧化膜的第二部分具有至少一 个由图案化的多晶硅结构产生的阶梯。通过各向同性等离子蚀刻去除 该氧化膜的第二部分以暴露该硅结构的一部分，且使该氧化膜的第一 部份去掩模。
根据本发明另一方面，提供了在基底上制造电阻器结构的方法， 该方法包括在基底上形成多晶硅结构，且于该多晶硅结构上形成氧化 膜。掩模该氧化膜的第一部份同时留下其未掩模的第二部分。通过各 向同性等离子蚀刻去除该氧化膜未掩模的部分以暴露该多晶硅结构的 第一部分。该多晶硅结构的第二部分保持被该氧化层的第一部分覆盖， 并限定出电阻器结构。于该多晶硅结构的第一部分上形成硅化物膜。 该氧化膜的第一部份可防止硅化物于该多晶硅结构的第二部分上形 成。
根据本发明又一方面，提供了电路结构的制造方法，该方法包括 在硅基底上形成多晶硅结构，且于该多晶硅结构上形成氧化膜。掩模 该氧化膜的第一部份同时留下其未掩模的第二部分。通过各向同性等 离子蚀刻去除该氧化膜的第二部分以暴露该多晶硅结构的一部分，且 将该氧化膜的第一部份暴露出来。
附图说明
阅读下述详细说明并参考下述附图后将使本发明的前述优点及其 它优点更显而易见。
图1系在半导体基底上完成的常规集成电路的一小部份的平面图；
图2是在图1中2-2段所截取的剖面图；
图3是类似图2的剖面图，其描述于该基底上所形成的硅结构及 于该硅结构上所形成的氧化膜；
图4是类似图3的剖面图，其描述掩模该氧化膜的一部份，并对 未掩模的部分进行常规各向异性蚀刻；
图5是类似图4的剖面图，其描述蚀刻后于该硅结构上存在的氧 化弦状物；
图6是类似图4的剖面图，其描述根据本发明具体实施例利用各 向同性等离子蚀刻对该氧化膜未掩模的部分进行蚀刻；
图7是类似图6的剖面图，其描述根据本发明去除该氧化膜未掩 模的部分，而不会形成弦状物的蚀刻后情形；以及
图8是类似图7的剖面图，其描述根据本发明的该硅结构的暴露 部分的金属硅化作用。
根据本发明另一方面，提供了在基底上制造电阻器结构的方法， 该方法包括在基底上形成多晶硅结构，且于该多晶硅结构上形成氧化 膜。掩模该氧化膜的第一部份同时留下其未掩模的第二部分。通过各 向同性等离子蚀刻去除该氧化膜未掩模的部分以暴露该多晶硅结构的 第一部分。该多晶硅结构的第二部分保持被该氧化层的第一部分覆盖， 并限定出电阻器结构。于该多晶硅结构的第一部分上形成硅化物膜。 该氧化膜的第一部份可防止硅化物于该多晶硅结构的第二部分上形 成。
根据本发明又一方面，提供了电路结构的制造方法，该方法包括 在硅基底上形成多晶硅结构，且于该多晶硅结构上形成氧化膜。掩模 该氧化膜的第一部份同时留下其未掩模的第二部分。通过各向同性等 离子蚀刻去除该氧化膜的第二部分以暴露该多晶硅结构的一部分，且 将该氧化膜的第一部份暴露出来。
附图说明
阅读下述详细说明并参考下述附图后将使本发明的前述优点及其 它优点更显而易见。
图1系在半导体基底上完成的常规集成电路的一小部份的平面图；
图2是在图1中2-2段所截取的剖面图；
图3是类似图2的剖面图，其描述于该基底上所形成的硅结构及 于该硅结构上所形成的氧化膜；
图4是类似图3的剖面图，其描述掩模该氧化膜的一部份，并对 未掩模的部分进行常规各向异性蚀刻；
图5是类似图4的剖面图，其描述蚀刻后于该硅结构上存在的氧 化弦状物；
图6是类似图4的剖面图，其描述根据本发明具体实施例利用各 向同性等离子蚀刻对该氧化膜未掩模的部分进行蚀刻；
图7是类似图6的剖面图，其描述根据本发明去除该氧化膜未掩 模的部分，而不会形成弦状物的蚀刻后情形；以及
图8是类似图7的剖面图，其描述根据本发明的该硅结构的暴露 部分的金属硅化作用。
具体实施方式
在下述附图中，相同组件出现在一个以上附图中时，通常重复其 参考编号。图1描述于半导体基底12上完成的常规集成电路10的一 小部份的平面图。集成电路10包含经沟道隔离结构16限定并横向分 开的多个活动区14。分别的多晶硅导体线路18及20位于活动区14 上。垫(pad)或栅极氧化膜17叠置在活动区14上。多晶硅导体线路 18及20的对应部分22及24已经过图案化，成为晶体管栅极，并已分 别设置有硅化物膜26及28。分别的多晶硅线路18及20的未经硅化处 理的部分30及32留出用于电阻器结构。如下所详述，与隔离结构16 有关的阶梯高度使得隔离结构16边缘处的多晶硅线路18及20具有不 平坦的表面构造。结果，该阶梯高度、氧化弦状物34、36及38、40 存在于多晶硅线路18及20的栅极部分22及24上。该氧化弦状物34、 36、38及40为氧化膜的残余物，如下所详述，该氧化膜用以防止电阻 器组件部分30及32的硅化作用。
现参照图3、4及5，即可明了导致形成弦状物34、36、38及40 的常规工艺，首先请参照图3。虽然仅说明多晶硅线路18，但该说明 亦可应用至其它多晶硅线路。制造隔离结构16及垫或栅极氧化膜17 之后，通过地毯式沉积多晶硅，随后掩模并进行各向异性蚀刻以限定 线路18，从而形成多晶硅线路18。应注意，隔离结构16及其下的基 底12并不具绝对平坦性，从而导致多晶硅线路18的不平坦表面构造。 蚀刻限定多晶硅线路18之后，于多晶硅线路18上形成氧化膜44。氧 化膜44的目的即在防止留出用于电阻器结构的多晶硅线路18的部分 30发生后续的硅化作用。
再请参照图4，位于多晶硅线路18的部分30下的氧化膜44的部 分以光阻剂结构46予以掩模，且对氧化膜44的未掩模部分进行各向 异性蚀刻。应注意，各向异性蚀刻步骤之后，被掩模结构46保护的氧 化膜44的部分仍保留在原位置。氧化膜44的这一部分可防止多晶硅 线路18的电阻器组件部分30发生后续的硅化作用。在许多常规工艺 中，利用活性离子蚀刻法。因此，蚀刻剂离子48系以基本垂直的方式 轰击氧化膜44。然而由于隔离结构16上的阶梯高度，因而各向异性蚀 刻会留下前述的氧化弦状物34及36。这些弦状物34及36代表于后续 工艺中会防止硅化物形成的多晶硅线路18上的位置。虽然意图在多晶 硅线路18的电阻器部分30防止硅化物形成，但希望使栅极部分22完 全硅化以取得所需的栅极部分22的电阻率性质，以确保适当接触点的 形成。
为了确保弦状物34及36充分去除，许多传统工艺利用一个或多 个过度蚀刻步骤以确保完全去除。如上所提请注意的，在活性离子或 类似的各向异性蚀刻工艺中，与重复的过度蚀刻步骤有关的困难是可 能会发生隔离结构16的不应有轰击。隔离结构16的上表面的侵蚀， 特别是在活动区16的边缘处，可导致明显的组件电流漏电。虽然利用 对硅具有选择性的蚀刻化学有所帮助，但不会消除蚀刻剂离子48偏向 基底12的事实。
根据本发明制造例如电阻器结构的电路结构的示范性方法可参照 图6及7理解，首先请参照图6。可将基底12依如图2、图3及图4 所述进行加工，直至包含掩模结构46的制造。例如通过最初在基底上 沉积一层导电材料，随后利用活性离子蚀刻或化学等离子蚀刻等限定 线路18而制得导体线路18。该线路18可由多种导电材料构成，例如 多晶硅、非晶硅、铝、钨或钽等。在一示范性具体实施例中，该线路 18为多晶硅。应用于多晶硅的公知技术(例如CVD)可用以沉积线路 18。在一示范性具体实施例中，于约625℃或以上时沉积多晶硅，直到 厚度约为750至1800，较佳为约1300。可利用临场掺杂或后续的 注入或扩散步骤，而使线路18具导电性。
其次，优选利用CVD而于线路18上形成厚约200至1000的氧 化膜44。然后利用例如公知的光阻剂应用技术，于氧化膜44上将掩模 结构46图案化。然后对氧化膜44进行各向同性蚀刻以取代前述常规 工艺上的各向异性蚀刻程序。各向同性蚀刻将比各向异性蚀刻程序更 加有效地将任何弦状物去除。如图6所示，蚀刻剂离子50将从各方向 侵蚀氧化膜。因为化学性侵蚀会发生在所有方向，所以去除氧化膜44 整体时，亦会侵蚀到任何弦状物的侧壁。仍可进行过度蚀刻，不过是 在较短的持续期间以或许较低的基底偏压进行，这是由于不需要用各 向异性蚀刻法进行更具侵害性的过度蚀刻。可使用各种适合于等离子 环境中对氧化层进行各向同性蚀刻的蚀刻化学。例如，诸如CF4、C2F6 及CHF3的氯-氟-碳可单独或组合使用。在一示范性具体实施例中， CHF3用于等离子中而不对基底12施加偏压。可利用计时来确定终点。 现请参照图7，各向同性蚀刻不仅可去除氧化膜44所暴露部分的整体， 亦可消除在利用各向异性蚀刻时可形成的任何弦状物。
现请参照图8，利用公知的磨光和/或溶剂技术可剥除图7所示的 光阻剂结构46。随后可在氧化膜44及多晶硅线路18的暴露部分上形 成耐火金属膜52，且于其后可进行一次或两次硅化物形成退火，以于 多晶硅线路18的栅极部分22上形成硅化物膜。例如可利用CVD或物 理气相沉积法将钛、钴、铂、钯、镍、钨、钽或钼等沉积于基底12上。 在一示范性具体实施例中，该金属为钴。以快速加热退火工艺在约650 至700℃的惰性气氛中使该金属退火约30至60秒。惰性气体可为氮气、 氩气或其它适合的惰性气体，且较佳为氮气。所得的硅化物层可具有 250至500的厚度，较佳为约375。氧化膜44的余留部分可抑制硅 化物于多晶硅线路18的部分30上形成。钴沉积之后，可对基底12施 以RCA清洗以去除任何未反应的钴，其后于大约700至800℃下进行 最后退火约30至60秒。然后若需要可利用已知的氧化层蚀刻步骤将 氧化膜44的余留部分去除。
本领域技术人员会认识到，本发明的工艺提供了条件，用以去除 电阻器保护氧化物而无需使用侵害性各向异性过度蚀刻的步骤且不会 有其伴随的过度侵蚀隔离结构的风险。因此降低组件于隔离结构-活动 区的接口处的漏电可能性。
虽然本发明可作各种修改并改变其形式，但利用附图示例的方式 而显示且已于本文中详细说明了特定的具体实施例。但应了解其目的 并非要将本发明局限于所揭示的特定形式。反之，本发明涵盖所有落 在由所附权利要求限定的本发明精神与范围内的各种修改、等效及替 代方案。
现参照图3、4及5，即可明了导致形成弦状物34、36、38及40 的常规工艺，首先请参照图3。虽然仅说明多晶硅线路18，但该说明 亦可应用至其它多晶硅线路。制造隔离结构16及垫或栅极氧化膜17 之后，通过地毯式沉积多晶硅，随后掩模并进行各向异性蚀刻以限定 线路18，从而形成多晶硅线路18。应注意，隔离结构16及其下的基 底12并不具绝对平坦性，从而导致多晶硅线路18的不平坦表面构造。 蚀刻限定多晶硅线路18之后，于多晶硅线路18上形成氧化膜44。氧 化膜44的目的即在防止留出用于电阻器结构的多晶硅线路18的部分 30发生后续的硅化作用。
再请参照图4，位于多晶硅线路18的部分30下的氧化膜44的部 分以光阻剂结构46予以掩模，且对氧化膜44的未掩模部分进行各向 异性蚀刻。应注意，各向异性蚀刻步骤之后，被掩模结构46保护的氧 化膜44的部分仍保留在原位置。氧化膜44的这一部分可防止多晶硅 线路18的电阻器组件部分30发生后续的硅化作用。在许多常规工艺 中，利用活性离子蚀刻法。因此，蚀刻剂离子48系以基本垂直的方式 轰击氧化膜44。然而由于隔离结构16上的阶梯高度，因而各向异性蚀 刻会留下前述的氧化弦状物34及36。这些弦状物34及36代表于后续 工艺中会防止硅化物形成的多晶硅线路18上的位置。虽然意图在多晶 硅线路18的电阻器部分30防止硅化物形成，但希望使栅极部分22完 全硅化以取得所需的栅极部分22的电阻率性质，以确保适当接触点的 形成。
为了确保弦状物34及36充分去除，许多传统工艺利用一个或多 个过度蚀刻步骤以确保完全去除。如上所提请注意的，在活性离子或 类似的各向异性蚀刻工艺中，与重复的过度蚀刻步骤有关的困难是可 能会发生隔离结构16的不应有轰击。隔离结构16的上表面的侵蚀， 特别是在活动区16的边缘处，可导致明显的组件电流漏电。虽然利用 对硅具有选择性的蚀刻化学有所帮助，但不会消除蚀刻剂离子48偏向 基底12的事实。
根据本发明制造例如电阻器结构的电路结构的示范性方法可参照 图6及7理解，首先请参照图6。可将基底12依如图2、图3及图4 所述进行加工，直至包含掩模结构46的制造。例如通过最初在基底上 沉积一层导电材料，随后利用活性离子蚀刻或化学等离子蚀刻等限定 线路18而制得导体线路18。该线路18可由多种导电材料构成，例如 多晶硅、非晶硅、铝、钨或钽等。在一示范性具体实施例中，该线路 18为多晶硅。应用于多晶硅的公知技术(例如CVD)可用以沉积线路 18。在一示范性具体实施例中，于约625℃或以上时沉积多晶硅，直到 厚度约为750至1800，较佳为约1300。可利用临场掺杂或后续的 注入或扩散步骤，而使线路18具导电性。
其次，优选利用CVD而于线路18上形成厚约200至1000的氧 化膜44。然后利用例如公知的光阻剂应用技术，于氧化膜44上将掩模 结构46图案化。然后对氧化膜44进行各向同性蚀刻以取代前述常规 工艺上的各向异性蚀刻程序。各向同性蚀刻将比各向异性蚀刻程序更 加有效地将任何弦状物去除。如图6所示，蚀刻剂离子50将从各方向 侵蚀氧化膜。因为化学性侵蚀会发生在所有方向，所以去除氧化膜44 整体时，亦会侵蚀到任何弦状物的侧壁。仍可进行过度蚀刻，不过是 在较短的持续期间以或许较低的基底偏压进行，这是由于不需要用各 向异性蚀刻法进行更具侵害性的过度蚀刻。可使用各种适合于等离子 环境中对氧化层进行各向同性蚀刻的蚀刻化学。例如，诸如CF4、C2F6 及CHF3的氯-氟-碳可单独或组合使用。在一示范性具体实施例中， CHF3用于等离子中而不对基底12施加偏压。可利用计时来确定终点。 现请参照图7，各向同性蚀刻不仅可去除氧化膜44所暴露部分的整体， 亦可消除在利用各向异性蚀刻时可形成的任何弦状物。
现请参照图8，利用公知的磨光和/或溶剂技术可剥除图7所示的 光阻剂结构46。随后可在氧化膜44及多晶硅线路18的暴露部分上形 成耐火金属膜52，且于其后可进行一次或两次硅化物形成退火，以于 多晶硅线路18的栅极部分22上形成硅化物膜。例如可利用CVD或物 理气相沉积法将钛、钴、铂、钯、镍、钨、钽或钼等沉积于基底12上。 在一示范性具体实施例中，该金属为钴。以快速加热退火工艺在约650 至700℃的惰性气氛中使该金属退火约30至60秒。惰性气体可为氮气、 氩气或其它适合的惰性气体，且较佳为氮气。所得的硅化物层可具有 250至500的厚度，较佳为约375。氧化膜44的余留部分可抑制硅 化物于多晶硅线路18的部分30上形成。钴沉积之后，可对基底12施 以RCA清洗以去除任何未反应的钴，其后于大约700至800℃下进行 最后退火约30至60秒。然后若需要可利用已知的氧化层蚀刻步骤将 氧化膜44的余留部分去除。
本领域技术人员会认识到，本发明的工艺提供了条件，用以去除 电阻器保护氧化物而无需使用侵害性各向异性过度蚀刻的步骤且不会 有其伴随的过度侵蚀隔离结构的风险。因此降低组件于隔离结构-活动 区的接口处的漏电可能性。
虽然本发明可作各种修改并改变其形式，但利用附图示例的方式 而显示且已于本文中详细说明了特定的具体实施例。但应了解其目的 并非要将本发明局限于所揭示的特定形式。反之，本发明涵盖所有落 在由所附权利要求限定的本发明精神与范围内的各种修改、等效及替 代方案。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 闪存存储器的制作方法 | 2020-05-17 | 718 |
| 一种改善晶圆内图案临界尺寸均匀度的蚀刻方法和系统 | 2020-05-16 | 194 |
| 降低的各向同性蚀刻剂材料消耗及废料产生 | 2020-05-11 | 772 |
| 具有球形凹陷栅极的半导体器件的制造方法 | 2020-05-17 | 976 |
| 在半导体器件中形成钨插头的方法 | 2020-05-16 | 907 |
| 半导体板构件 | 2020-05-14 | 396 |
| 铜的各向同性蚀刻方法 | 2020-05-11 | 900 |
| 多晶硅栅极蚀刻后的无机抗反射涂层的干式各向同性移除 | 2020-05-13 | 674 |
| 蚀刻方法和蚀刻装置 | 2020-05-15 | 520 |
| 尖顶型探头制造方法、尖顶型探头和尖顶型探头制造装置 | 2020-05-16 | 85 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
QQ群二维码
意见反馈
意见反馈