半导体结构及其形成方法
阅读：861发布：2023-03-01
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1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸立于所述衬底上分立的鳍部、在所述鳍部露出的衬底上形成的隔离层以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；
在所述鳍部侧壁上形成第一侧墙层；
刻蚀位于相邻所述鳍部的所述第一侧墙层之间的所述隔离层，形成隔离层开口；
在所述第一侧墙层的侧壁和所述隔离层开口的侧壁上形成第二侧墙层；
去除所述第一侧墙层之间的部分鳍部，形成凹槽；
在所述凹槽中形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离层开口的步骤中，位于所述第一侧墙层下方的所述隔离层构成顶部隔离层；所述半导体结构的形成方法还包括：在形成所述隔离层开口之后，在形成所述第二侧墙层之前，在所述顶部隔离层中掺杂离子。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，鳍部的材料为硅，在所述顶部隔离层中掺杂离子的步骤包括：采用离子注入的方式在所述顶部隔离层中掺杂硅。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，离子注入的工艺参数包括：注入剂量为1.0E14原子每平方厘米至1.0E18原子每平方厘米，注入能量为1Kev至
30Kev，离子注入的角度为0至45度。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀位于相邻所述鳍部的所述第一侧墙层之间的所述隔离层的步骤中，刻蚀去除的所述隔离层的厚度为250至800埃米。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成隔离层开口的步骤包括：采用干法刻蚀工艺刻蚀所述第一侧墙层之间的所述隔离层，形成隔离层开口。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除所述第一侧墙层之间的所述隔离层的工艺参数包括：甲烷流量为80至800sccm，三氟甲烷的流量为30至2000sccm，等离子体功率为100至1300W，电压为80至500V，工艺时间为4至500秒，腔室压强为10至2000mToor。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成凹槽的步骤包括：采用干法刻蚀工艺刻蚀所述第一侧墙层之间的部分鳍部，形成凹槽。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述凹槽后，在所述凹槽中形成源漏掺杂层前，对所述凹槽进行预清洗。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在露出所述隔离层的鳍部侧壁上形成第一侧墙层的步骤包括：所述第一侧墙层的厚度为10至50埃米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第二侧墙层的步骤包括：所述第二侧墙层的厚度为30至100埃米。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一侧墙层的侧壁和所述隔离层开口的侧壁上形成第二侧墙层的步骤包括：
形成保形覆盖所述第一侧墙层、隔离层开口以及鳍部的第二侧墙材料层；去除所述鳍部顶壁和隔离层开口底面的第二侧墙材料层，形成第二侧墙层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成第二侧墙材料层的步骤包括：采用原子层沉积或者低压化学气相沉积形成第二侧墙材料层。
14.一种半导体结构，其特征在于，包括：
衬底；
凸出于所述衬底上分立的鳍部；
栅极结构，横跨所述鳍部，且覆盖所述鳍部的部分顶壁和侧壁；
源漏掺杂层，位于所述栅极结构两侧的所述鳍部中；
第一侧墙层，位于所述源漏掺杂层的侧壁上；
隔离层，位于所述鳍部露出的所述衬底上，且位于所述第一侧墙层下方的所述隔离层为顶部隔离层，所述顶部隔离层凸出于相邻所述鳍部的所述第一侧墙层之间的所述隔离层，在相邻所述鳍部的所述第一侧墙层之间构成隔离层开口；
第二侧墙层，位于所述第一侧墙层的侧壁和所述隔离层开口的侧壁上。
15.如权利要求14所述的半导体结构，其特征在于，所述第一侧墙层底面与所述第二侧墙层底面的距离为250至800埃米。
16.如权利要求14所述的半导体结构，其特征在于，所述第一侧墙层的材料为氮化硅。
17.如权利要求14所述的半导体结构，其特征在于，所述第一侧墙层的厚度为10至50埃米。
18.如权利要求14所述的半导体结构，其特征在于，所述第二侧墙层的厚度为30至100埃米。
19.如权利要求14所述的半导体结构，其特征在于，所述第二侧墙层的材料为氮化硅。
20.如权利要求14所述的半导体结构，其特征在于，所述顶部隔离层的材料为富硅氧化硅。
半导体结构及其形成方法
技术领域
[0001] 本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
[0002] 在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
[0003] 因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
[0004] 本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
[0005] 为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸立于所述衬底上分立的鳍部、在所述鳍部露出的衬底上形成的隔离层以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述鳍部侧壁上形成第一侧墙层；刻蚀位于相邻所述鳍部的所述第一侧墙层之间的所述隔离层，形成隔离层开口；在所述第一侧墙层的侧壁和所述隔离层开口的侧壁上形成第二侧墙层；去除所述第一侧墙层之间的部分鳍部，形成凹槽；在所述凹槽中形成源漏掺杂层。
[0006] 可选的，形成所述隔离层开口的步骤中，位于所述第一侧墙层下方的所述隔离层构成顶部隔离层；所述半导体结构的形成方法还包括：在形成所述隔离层开口之后，在形成所述第二侧墙层之前，在所述顶部隔离层中掺杂离子。
[0009] 可选的，刻蚀位于相邻所述鳍部的所述第一侧墙层之间的所述隔离层的步骤中，刻蚀去除的所述隔离层的厚度为250至800埃米。
[0011] 可选的，采用干法刻蚀工艺去除所述第一侧墙层之间的所述隔离层的工艺参数包括：甲烷流量为80至800sccm，三氟甲烷的流量为30至2000sccm，等离子体功率为100至1300W，电压为80至500V，工艺时间为4至500秒，腔室压强为10至2000mToor。
[0012] 可选的，形成凹槽的步骤包括：采用干法刻蚀工艺刻蚀所述第一侧墙层之间的部分鳍部，形成凹槽。
[0013] 可选的，所述半导体结构的形成方法还包括：在形成所述凹槽后，在所述凹槽中形成源漏掺杂层前，对所述凹槽进行预清洗。
[0014] 可选的，在露出所述隔离层的鳍部侧壁上形成第一侧墙层的步骤包括：所述第一侧墙层的厚度为10至50埃米。
[0015] 可选的，形成第二侧墙层的步骤包括：所述第二侧墙层的厚度为30至100埃米。
[0016] 可选的，在所述第一侧墙层的侧壁和所述隔离层开口的侧壁上形成第二侧墙层的步骤包括：形成保形覆盖所述第一侧墙层、隔离层开口以及鳍部的第二侧墙材料层；去除所述鳍部顶壁和隔离层开口底面的第二侧墙材料层，形成第二侧墙层。
[0018] 相应的，本发明实施例还提供一种半导体结构，包括：衬底；凸出于所述衬底上分立的鳍部；栅极结构，横跨所述鳍部，且覆盖所述鳍部的部分顶壁和侧壁；源漏掺杂层，位于所述栅极结构两侧的所述鳍部中；第一侧墙层，位于所述源漏掺杂层的侧壁上；隔离层，位于所述鳍部露出的所述衬底上，且位于所述第一侧墙层下方的所述隔离层为顶部隔离层，所述顶部隔离层表面凸出于相邻所述鳍部的所述第一侧墙层之间的所述隔离层表面，在所述相邻所述鳍部的所述第一侧墙层之间构成隔离层开口；第二侧墙层，位于所述第一侧墙层的侧壁和所述隔离层开口的侧壁上。
[0019] 可选的，所述第一侧墙层底面与所述第二侧墙层底面的距离为250至800埃米。
[0020] 可选的，所述第一侧墙层的材料为氮化硅。
[0021] 可选的，所述第一侧墙层的厚度为10至50埃米。
[0022] 可选的，所述第二侧墙层的厚度为30至100埃米。
[0023] 可选的，所述第二侧墙层的材料为氮化硅。
[0024] 可选的，所述顶部隔离层的材料为富硅氧化硅。
[0025] 与现有技术相比，本发明实施例的技术方案具有以下优点：
[0026] 本发明实施例提供基底，所述基底包括衬底、凸立于所述衬底上分立的鳍部、在所述鳍部露出的衬底上形成隔离层以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述鳍部侧壁上形成第一侧墙层；刻蚀所述第一侧墙层之间的所述隔离层，形成隔离层开口；在所述第一侧墙层的侧壁和所述隔离层开口的侧壁上形成第二侧墙层；去除所述第一侧墙层之间的部分鳍部，形成凹槽；在所述凹槽中形成源漏掺杂层。因为所述第二侧墙层形成在所述第一侧墙层的侧壁和所述隔离层开口的侧壁上，隔离层开口的侧壁向第二侧墙层底部提供稳固的支撑，所述第二侧墙层向所述第一侧墙层提供支撑力，因此，降低了所述第一侧墙层发生倾斜或脱落的概率，从而优化了半导体结构的性能。
[0027] 可选方案中，形成所述隔离层开口的步骤中，位于所述第一侧墙层下方的所述隔离层构成顶部隔离层，在形成所述隔离层开口之后，在形成所述第二侧墙层之前，在所述顶部隔离层中掺杂硅离子，增加顶部隔离层中硅的含量，以形成富硅氧化硅，所述富硅氧化硅较难被刻蚀，因此形成凹槽的过程中，顶部隔离层受损伤的几率减小，所述第二侧墙层能够受到顶部隔离层提供的支撑力，从而能够为第一侧墙层提供有力的支撑，因此，能够降低所述第一侧墙层发生倾斜或脱落的概率，从而优化半导体结构的性能。附图说明
[0028] 图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0029] 图5至图14是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
[0030] 由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
[0031] 参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
[0032] 参考图1和图2，图2为图1在A-A方向的剖视图，所述基底包括衬底1、分立于所述衬底1上的鳍部2以及横跨所述鳍部2的栅极结构6，所述栅极结构6覆盖所述鳍部2的部分顶壁和部分侧壁，在所述鳍部2露出的衬底1上形成隔离层3，所述隔离层3覆盖部分厚度的所述鳍部侧壁。
[0033] 结合参考图2至图4，在所述鳍部2以及所述鳍部2露出的隔离层3上保形覆盖侧墙材料层4，去除所述鳍部2顶壁以及所述隔离层3上的侧墙材料层4，形成侧墙层5；刻蚀所述栅极结构6两侧部分厚度的所述鳍部2，形成凹槽8，对所述凹槽8进行预清洗操作(Oxide Clean)，预清洗操作完成后，在所述凹槽8中形成源漏掺杂层7。
[0034] 当凹槽8的底面与所述隔离层3的表面齐平，或者所述凹槽8的底面低于所述隔离层3的表面时，仅仅是所述侧墙层5的底面与所述隔离层3的表面接触，侧墙层5不会受到所述隔离层3的支撑，因此对所述凹槽8进行预清洗操作后，所述侧墙层5容易因为没有支撑进而脱落(如图中画圈的位置处)。
[0035] 为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸立于所述衬底上分立的鳍部、在所述鳍部露出的衬底上形成隔离层以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述鳍部侧壁上形成第一侧墙层；刻蚀所述第一侧墙层之间的所述隔离层，形成隔离层开口；在所述第一侧墙层的侧壁和隔离层开口的侧壁上形成第二侧墙层；去除所述第一侧墙层之间的部分鳍部，形成凹槽；在所述凹槽中形成源漏掺杂层。
[0036] 本发明实施例提供基底，所述基底包括衬底、凸立于所述衬底上分立的鳍部、在所述鳍部露出的衬底上形成隔离层以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；在所述鳍部侧壁上形成第一侧墙层；刻蚀所述第一侧墙层之间的所述隔离层，形成隔离层开口；在所述第一侧墙层的侧壁和隔离层开口的侧壁上形成第二侧墙层；去除所述第一侧墙层之间的部分鳍部，形成凹槽；在所述凹槽中形成源漏掺杂层。因为所述第二侧墙层形成在所述第一侧墙层的侧壁和隔离层开口的侧壁上，隔离层开口的侧壁向第二侧墙层底部提供稳固的支撑，所述第二侧墙层向所述第一侧墙层提供支撑力，因此，降低了所述第一侧墙层发生倾斜或脱落的概率，从而优化了半导体结构的性能。
[0037] 为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0038] 图5至图14是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
[0039] 参考图5至图6，提供基底，所述基底包括衬底100、凸立于所述衬底上分立的鳍部101、在所述鳍部101露出的衬底上形成的隔离层103以及横跨所述鳍部101的栅极结构102，所述栅极结构102覆盖所述鳍部101的部分顶壁和部分侧壁。
[0040] 如图5所示，所述鳍部101分立在所述衬底100上，所述鳍部101的材料与所述衬底100的材料相同均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
[0041] 结合参考图6，图6为图5的A-A剖面示意图，所述基底还包括横跨所述鳍部101的栅极结构102，所述栅极机构102覆盖所述鳍部101的部分顶壁和部分侧壁。
[0042] 本实施例中，在所述鳍部101露出的衬底100上形成隔离层103。所述隔离层103用于隔离相邻器件。
[0043] 本实施例中，所述隔离层103的材料为氧化硅。其他实施例中，所述隔离层的材料为氮化硅或氮氧化硅。
[0044] 需要说明的是，所述栅极结构102为伪栅结构，所述栅极结构102包括伪栅氧化层1021以及位于所述伪栅氧化层1021上的伪栅层1022。所述栅极结构102为后续形成的金属栅极结构占据空间位置。
[0045] 本实施例中，所述伪栅氧化层1021的材料为氧化硅。其他实施例中，所述伪栅氧化层的材料为氮氧化硅。
[0046] 本实施例中，所述伪栅层1022的材料为多晶硅。其他实施例中，所述伪栅层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
[0047] 参考图7至图8，在所述鳍部101侧壁上形成第一侧墙层104。所述第一侧墙层104为后续制程中外延生长外延层提供侧向的限制，使得生长的外延层形状规则，形成外延层后，在所述外延层中掺杂离子形成源漏掺杂层。
[0048] 如图7至图8所示，在露出所述隔离层103的鳍部101侧壁上形成第一侧墙层104的步骤包括：在所述鳍部101和所述鳍部101露出的隔离层103上保形覆盖第一侧墙材料层105，去除所述鳍部101顶面和隔离层103上的第一侧墙材料层105，形成第一侧墙层104。
[0049] 本实施例中，所述在鳍部101侧壁上形成第一侧墙层104的指的是：在露出所述隔离层103的鳍部侧壁上形成第一侧墙层104。
[0050] 本实施例中，形成所述第一侧墙材料层105的工艺为原子层沉积(Atomic Layer Deposition，ALD)或者低压化学气相沉积(LowPressure CVD，LPCVD)。原子层沉积和低压化学气相沉积具有较好的保形覆盖能力，有利于提高第一侧墙材料层105厚度的均一性。
[0051] 本实施例中，所述第一侧墙层104的材料为氮化硅。氮化硅的硬度和致密度较高，为后续在所述第一侧墙层104之间的凹槽中形成源漏掺杂层提供坚实的工艺平台。
[0052] 需要说明的是，所述第一侧墙层104的厚度不宜过厚，也不宜过薄。若所述第一侧墙层104过厚，会占用过多的空间，且后续去除所述第一侧墙层104时会花费过多的时间；若所述第一侧墙层104过薄，使得所述第一侧墙层104的致密度差，进而难以为后续过程中形成源漏掺杂层提供坚实的工艺平台，甚至容易造成后续对所述凹槽进行预清洗时使得第一侧墙层104脱落。为此，本实施例中，所述第一侧墙层104的厚度10至50埃米。
[0053] 参考图9，刻蚀位于相邻所述鳍部的所述第一侧墙层104之间的所述隔离层103，形成隔离层开口107。所述隔离层开口107的侧壁用于为第二侧墙层提供形成表面。
[0054] 在形成所述隔离层开口107的步骤中，位于所述第一侧墙层104下方的所述隔离层103为顶部隔离层106。
[0055] 形成隔离层开口107的步骤包括：采用干法刻蚀工艺刻蚀所述第一侧墙层104之间的所述隔离层103，形成隔离层开口107。
[0056] 采用干法刻蚀工艺去除所述第一侧墙层104之间的所述隔离层103的工艺参数包括：甲烷流量为80至800sccm，三氟甲烷的流量为30至2000sccm，等离子体功率为100至1300W，电压为80至500V，工艺时间为4至500秒，腔室压强为10至2000mToor。
[0057] 需要说明的是，刻蚀所述第一侧墙层104之间的所述隔离层103不宜过多，也不宜过少。若去除的所述隔离层103过多，会花费过多的时间，且会使得剩余的隔离层103过薄，从而不能很好的起到隔离器件的作用；若去除的所述隔离层103过少，会使得所述隔离层开口107过浅，使得后续制程中形成在隔离层开口107侧壁上的第二侧墙层厚度较小，所述第二侧墙层不能很好的起到支撑第一侧墙层104的作用，进而难以为后续过程中形成源漏掺杂层提供坚实的工艺平台。为此，本实施例中，去除的隔离层103的厚度D1为250至800埃米。
[0058] 参考图10，本实施例所述半导体结构的形成方法还包括：在形成所述隔离层开口107之后，在形成所述第二侧墙层之前，在所述顶部隔离层106中掺杂离子。
[0059] 通过在顶部隔离层106中掺杂相同元素的离子，可以提高顶部隔离层106中相应元素的含量，从而降低顶部隔离层106的刻蚀速率，使顶部隔离层106受损伤的几率减小，从而使所述第二侧墙层108能够受到顶部隔离层106提供的支撑力，进而能够为第一侧墙层104提供有力的支撑，因此，能够降低所述第一侧墙层104发生倾斜或脱落的概率，从而优化半导体结构的性能。
[0060] 本实施例中，所述顶部隔离层106为氧化硅。在所述顶部隔离层106中掺杂离子的步骤包括：采用离子注入的方式在所述顶部隔离层106中掺杂硅。在所述顶部隔离层106中掺杂硅离子，形成富硅氧化硅，所述富硅氧化硅相比于所述氧化硅难被刻蚀，因此形成凹槽的过程中，顶部隔离层106受损伤小，所述第二侧墙层108能够受到顶部隔离层106提供的支撑力，相应的所述第二侧墙层108能够给所述第一侧墙层104提供有力的支撑，因此，降低了所述第一侧墙层104在预清洗的过程中发生倾斜或脱落的概率降低，从而优化了半导体结构的性能。
[0061] 具体的，离子注入的工艺参数包括：注入剂量为1.0E14原子每平方厘米至1.0E18原子每平方厘米，注入能量为1Kev至30Kev，离子注入的角度为0至45度。
[0062] 参考图11至图12，在所述第一侧墙层104的侧壁和所述隔离层开口107的侧壁上形成第二侧墙层108。
[0063] 因为所述第二侧墙层108形成在所述第一侧墙层104的侧壁和所述隔离层开口107的侧壁上，隔离层开口107的侧壁向第二侧墙层108底部提供稳固的支撑，所述第二侧墙层108向所述第一侧墙层104提供支撑力，因此，降低了所述第一侧墙层104发生倾斜或脱落的概率，从而优化了半导体结构的性能。
[0064] 如图11所示，在所述第一侧墙层104的侧壁和所述隔离层开口107的侧壁上形成第二侧墙层108的步骤包括：形成保形覆盖所述第一侧墙层104、隔离层开口107以及鳍部101的第二侧墙材料层109，去除所述鳍部101顶壁和隔离层开口107底面的第二侧墙材料层109，形成第二侧墙层108。
[0065] 形成第二侧墙材料层109的步骤包括：采用原子层沉积或者低压化学气相沉积形成第二侧墙材料层109。原子层沉积和低压化学气相沉积具有较好的保形覆盖能力，有利于提高所述第二侧墙材料层108厚度的均一性。
[0066] 如图12所示，需要说明的是，所述第二侧墙层108的厚度不宜过厚，也不宜过薄。若所述第二侧墙层108过厚，会占用过多的空间，且后续去除所述第二侧墙层108时会花费过多的时间；若所述第二侧墙层108过薄，使得所述第二侧墙层108的致密度差，在后续制程中，去除所述第一侧墙层104之间的部分鳍部101，形成凹槽后，对所述凹槽进行预清洗时不能给所述第一侧墙层104提供制程，使得第一侧墙层104脱落。为此，本实施例中，所述第二侧墙层108的厚度为30至100埃米。
[0067] 本实施例中，所述第二侧墙层108的材料为氮化硅，氮化硅的硬度和致密度较高。
[0068] 参考图13，去除所述第一侧墙层104之间的部分鳍部101，形成凹槽110。所述凹槽110为后续形成源漏掺杂层提供工艺平台。
[0069] 本实施例中，去除所述第一侧墙层104之间的部分鳍部101，形成凹槽110的步骤包括：刻蚀所述第一侧墙层104间的部分鳍部101，所述凹槽110由鳍部101和第一侧墙层104合围成，或者，所述凹槽110由鳍部101、第一侧墙层104和顶部隔离层106合围成。
[0070] 本实施例中，刻蚀所述第一侧墙层104间的鳍部101的步骤包括：采用干法刻蚀工艺刻蚀所述第一侧墙层104间的部分鳍部101。其他实施例中，还可以采用湿法刻蚀工艺刻蚀所述第一侧墙层间的鳍部。
[0071] 所述半导体结构的形成方法包括：在形成所述凹槽110后，在所述凹槽110中形成源漏掺杂层前，对所述凹槽110进行预清洗。预清洗可以有效的去除附着于晶片表面的有机化合物、金属杂质以及微粒(Particle)，同时清洗后的晶片表面没有原生氧化层(Native Oxide)，降低表面粗糙度。
[0072] 因为所述第二侧墙层108形成在所述第一侧墙层104的侧壁和所述隔离层开口107的侧壁上，所述第一侧墙层104受到第二侧墙层108提供的支撑力，因此，降低了所述第一侧墙层104在预清洗的过程中发生倾斜或脱落的概率。
[0073] 参考图14，在所述凹槽110中形成源漏掺杂层111。
[0074] 本实施例中，在所述凹槽110(如图13所示)中形成所述源漏掺杂层111的步骤包括：采用化学气相沉积外延生长法在所述凹槽110(如图13所示)中外延生长外延层，在形成外延层后，在所述外延层中掺杂离子。
[0075] 本实施例中，所述半导体器件为PMOS(Positive Channel Metal Oxide Semiconductor)。相应地，所述凹槽110为U型凹槽。所述外延层的材料为锗化硅，掺杂的离子为硼，也就是说，所述源漏掺杂层111的材料为掺杂硼的锗化硅。本实施例通过在所述锗化硅中掺杂硼离子，使硼离子取代晶格中硅原子的位置，掺入的硼离子越多，多子的浓度就越高，导电性能也就越强。
[0076] 其他实施例中，所述半导体器件为NMOS(Negative channe Metal Oxide Semiconductor)，相应的，所述凹槽为西格玛型凹槽。所述外延层的材料为碳化硅，掺杂的离子为磷，也就是说，所述源漏掺杂层的材料为掺杂磷的碳化硅。本实施例通过在所述碳化硅中掺杂磷离子，使磷离子取代晶格中硅原子的位置，掺入的磷离子越多，多子的浓度就越高，导电性能也就越强。
[0077] 相应的，本发明还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。
[0078] 衬底100；凸出于所述衬底100上分立的鳍部101；栅极结构，横跨所述鳍部101，且覆盖所述鳍部101的部分顶壁和侧壁；源漏掺杂层111，位于所述栅极结构两侧的所述鳍部101中；第一侧墙层104，位于所述源漏掺杂层111的侧壁上；隔离层103，位于所述鳍部101露出的衬底100上，且位于所述第一侧墙层104下方的隔离层103为顶部隔离层106，所述顶部隔离层106凸出于相邻所述鳍部101的所述第一侧墙层104之间的所述隔离层103，在相邻所述鳍部101的所述第一侧墙层104之间构成隔离层开口107；第二侧墙层108，位于所述第一侧墙层104的侧壁和所述隔离层开口107的侧壁上。
[0079] 因为所述第二侧墙层108形成在所述第一侧墙层104的侧壁和所述隔离层开口107的侧壁上，隔离层开口107的侧壁向第二侧墙层108底部提供稳固的支撑，所述第二侧墙层108向所述第一侧墙层104提供支撑力，因此，降低了所述第一侧墙层104发生倾斜或脱落的概率，从而优化了半导体结构的性能。
[0080] 本实施例中，所述鳍部101的材料与所述衬底100的材料相同均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100内还能够形成有半导体器件，例如，PMOS晶体管、CMOS晶体管、NMOS晶体管、电阻器、电容器或电感器等。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
[0081] 本实施例中，隔离层103位于所述鳍部101露出的衬底100上。所述隔离层103用于隔离相邻器件。
[0082] 本实施例中，所述隔离层103的材料为氧化硅。其他实施例中，所述隔离层的材料为氮化硅或氮氧化硅。
[0083] 需要说明的是，所述栅极结构为伪栅结构，所述栅极结构包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层。
[0084] 本实施例中，所述伪栅氧化层的材料为氧化硅。其他实施例中，所述伪栅氧化层的材料为氮氧化硅。
[0085] 本实施例中，所述伪栅层的材料为多晶硅。其他实施例中，所述伪栅层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
[0086] 本实施例中，所述半导体器件为PMOS(Positive Channel Metal Oxide Semiconductor)。所述外延层的材料为锗化硅，掺杂的离子为硼，也就是说，所述源漏掺杂层111的材料为掺杂硼的锗化硅。本实施例通过在所述锗化硅中掺杂硼离子，使硼离子取代晶格中硅原子的位置，掺入的硼离子越多，多子的浓度就越高，导电性能也就越强。
[0087] 其他实施例中，所述半导体器件为NMOS(Negative channe Metal Oxide Semiconductor)，所述外延层的材料为碳化硅，掺杂的离子为磷，也就是说，所述源漏掺杂层的材料为掺杂磷的碳化硅。本实施例通过在所述碳化硅中掺杂磷离子，使磷离子取代晶格中硅原子的位置，掺入的磷离子越多，多子的浓度就越高，导电性能也就越强。
[0088] 需要说明的是，所述第一侧墙层104的厚度不宜过厚，也不宜过薄。若所述第一侧墙层104过厚，会占用过多的空间，且后续去除所述第一侧墙层104时会花费过多的时间；若所述第一侧墙层104过薄，使得所述第一侧墙层104的致密度差，在半导体结构的形成过程中，所述第一侧墙层104形成在所述鳍部侧壁上，去除所述第一侧墙层104之间的部分厚度的所述鳍部形成凹槽，形成所述凹槽后，对所述凹槽进行预清洗，若所述第一侧墙层104的致密度差，在预清洗的过程中所述第一侧墙层104容易发生倾斜脱落，不能为后续形成源漏掺杂层111提供坚实的工艺平台。为此，本实施例中，所述第一侧墙层104的厚度为10至50埃米。
[0089] 需要说明的是，所述第一侧墙层104底面与所述第二侧墙层108底面的距离不宜过长，也不宜过短。若所述第一侧墙层104底面与所述第二侧墙层108底面的距离过长，会使得剩余的隔离层103过薄，不能很好的起到隔离器件的作用；若所述第一侧墙层104底面与所述第二侧墙层108底面的距离过短，会使得所述隔离层开口107过浅，使得形成在所述隔离层开口107侧壁上的第二侧墙层108过短，在对所述凹槽进行预清洗的过程中，不能很好的起到支撑第一侧墙层104的作用。为此，本实施例中，所述第一侧墙层104底面与所述第二侧墙层108底面的距离D1为250至800埃米。
[0090] 需要说明的是，所述第二侧墙层108的厚度不宜过厚，也不宜过薄。若所述第二侧墙层108过厚，会占用过多的空间，且后续去除所述第二侧墙层108时会花费过多的时间；若所述第二侧墙层108过薄，使得所述第二侧墙层108的致密度差，在对所述凹槽进行预清洗的过程中，所述第二侧墙层108不能给第一侧墙层104提供的支撑，降低了所述第一侧墙层104发生倾斜或脱落的概率。为此，本实施例中，所述第二侧墙层108的厚度为30至100埃米。
[0091] 本实施例中，所述第一侧墙层104的材料为氮化硅，氮化硅的硬度和致密度较高，能够给在其间形成的源漏掺杂层提供稳固支撑。
[0092] 本实施例中，所述第二侧墙层108的材料为氮化硅，氮化硅的硬度和致密度较高，能够向所述第一侧墙层104提供支撑，降低了所述第一侧墙层104发生倾斜或脱落的概率。
[0093] 所述顶部隔离层106突出所述鳍部101之间隔离层103的高度与所述第一侧墙层104底面与所述第二侧墙层108底面的距离相等。所述顶部隔离层106为富硅氧化硅，所述富硅氧化硅较难被刻蚀，因此形成凹槽的过程中，顶部隔离层106受损伤的几率减小，能够为第二侧墙层108提供较强的支撑力，从而使第二侧墙层108能够为第一侧墙层104提供有力的支撑，因此，能够降低所述第一侧墙层104发生倾斜或脱落的概率，从而优化半导体结构的性能。
[0094] 所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
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