技术领域
[0001] 本
发明涉及
半导体制造工艺，特别涉及形成接触孔的方法。
背景技术
[0002] 随着半导体制造技术越来越精密，集成
电路也发生着重大的变革，使得计算机的运算性能和存储容量突飞猛进，并带动周边产业迅速发展。半导体集成电路芯片的工艺制作利用批量处理技术，在同一
硅衬底上形成各种类型的复杂器件，并将其互相连接以具有完整的
电子功能。为了能够在有限的芯片表面上制作足够的金属内连线及增加电路的集成度，目前大多采用多层内连线的立体结构方式，以完成各个元器件间的连接，且在
导线之间以介电层来作为隔离各金属内连线的介电材料，以避免各元器件间产生非预期性的导通。在多重内连导线的工艺中，除了需制作各层导线图案外，更需要借助接触孔，以作为元器件与接触区与导线之间，或是多层导线之间联系的通道。
[0003] 随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，因器件的高
密度、小尺寸引发的各种效应对半导体工艺制作的影响也日益突出。以
刻蚀形成接触孔的工艺制作为例，在同一衬底上制作接触孔，因具体功能不同，接触孔的大小、形状及分布密度可能会不同，经过刻蚀工艺后形成的接触孔的结果可能会不相同。
[0004] 传统的形成接触孔的方法如图1A至1F所示。
[0005] 如图1A所示，提供一基底100，包括
浅沟槽隔离区(STI)101、多个场
氧化区(未示出)以及预先形成于其中的N阱或P阱(未示出)。基底100表面具有一层栅氧化层102，栅氧化层102上形成有一层
多晶硅层103。进行轻掺杂工艺，形成轻掺杂漏(LDD)区104A与104B。
[0006] 如图1B所示，在栅氧化层102与多晶硅层103的
侧壁上沉积并刻蚀形成间隙壁绝缘层105A与105B，然后在间隙壁绝缘层105A与105B的侧壁上分别刻蚀形成间隙壁层106A与106B。
[0007] 如图1C所示，进行
离子注入工艺，形成源/漏极107A与107B，并随后进行
退火工艺，以激活源/漏极107A与107B中的离子。然后在多晶硅层103的顶部及源/漏极107A与107B区域形成自对准的金属硅化物层(未示出)，以进一步改善其接触电特性。
[0008] 接着，如图1D所示，在整个结构表面以CVD方式形成一层刻蚀停止层108，该层一般采用氮化硅材料。然后，在刻蚀停止层108的表面以CVD方式沉积一层层间介质层(ILD)109，材料可以选择为氧化硅。
[0009] 然后，如图1E所示，在层间介质层109上面涂覆一层
光刻胶，进行曝光显影等工艺后形成具有图案的光刻胶层110。
[0010] 接下来，如图1F所示，采用刻蚀方法依次刻蚀层间介质层109以及刻蚀停止层108，形成接触孔111，刻蚀方式可以采用
干法刻蚀。然后以灰化的方式去除光刻胶层110。
接着进行后续的工艺，以完成整个结构的制作。
[0011] 但是传统的形成接触孔的过程中会出现
等离子体损伤(PID)的问题。这是由于，传统的工艺中形成刻蚀停止层或层间介质层等
薄膜层时会使用
离子化等离子体气体，等离子体气体对
晶圆上的多晶硅层103充电。由于等离子体气体具有正(+)属性，因此在形成接触孔的工艺中，在多晶硅层103内持续累积正电荷，以吸引负粒子，这些负粒子大多为电子，在栅氧化层102中被俘获，或者通过栅氧化层102流入多晶硅层103，而且从已经充电的多晶硅层103通过栅氧化层102向衬底产生放电现象，放电现象损坏了栅氧化层102，从而导致了半导体特性的改变，上述现象就是通常所说的等离子体损伤效应，如图2所示。栅氧化层上产生的等离子体损伤会增大金属氧化物半导体(MOS)管的漏电，严重时会造成MOS管的报废。尤其是当IC技术到达65nm
节点以下时，等离子体损伤效应会引起其它各种器件的损伤，造成器件整体性能下降。
[0012] 因此，需要一种新的方法，能够形成接触孔时造成的等离子体损伤问题，以便提高器件整体的性能，提高半导体器件的良品率。
发明内容
[0013] 在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0014] 为了解决形成接触孔时造成的等离子体损伤问题，本发明提出了一种形成接触孔的方法，包括步骤：提供一前端器件层；在所述前端器件层的与制作有器件结构层的一侧相对的另一侧上形成一层保护层；在所述前端器件层的表面沉积一层接触刻蚀停止层；在所述接触刻蚀停止层的表面形成层间介质层；在所述层间介质层的表面形成具有图案的光刻胶层；以所述具有图案的光刻胶为掩膜，刻蚀所述层间介质层，形成接触孔。
[0015] 优选地，所述保护层的
介电常数不小于3.5。
[0016] 优选地，所述保护层的材料为ABO3的
钙钛矿
型材料，其中A选自钡、锶、铅、锆、镧、
钾、镁、钛、锂、
铝、铋或其组合，B选自钛、铌、钽或其组合。
[0017] 优选地，所述
钙钛矿型材料选自钛酸钡、钛酸锶钡、钛酸铅、锆钛酸铅、锆钛酸镧铅、钛酸镧钡、钛酸锆钡或其组合。
[0018] 优选地，所述保护层的材料为铪氧化物。
[0019] 优选地，所述保护层的材料为HfO2。
[0020] 优选地，所述保护层的厚度为30～100埃。
[0021] 优选地，形成所述保护层的方法为四(乙基甲基
氨基)铪和氧气作为源气体，所述四(乙基甲基氨基)铪的流速为100～200sccm，所述氧气的流速为0～20sccm，工艺
温度为330～370摄氏度。
[0022] 根据本发明，能够形成接触孔时造成的等离子体损伤问题，提高器件整体的性能，提高半导体器件的良品率。
附图说明
[0023] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的
实施例及其描述，用来解释本发明的原理。在附图中，
[0024] 图1A至图1F是传统的形成接触孔的半导体器件的剖面结构示意图；
[0025] 图2是半导体器件遭受等离子体损伤示意图；
[0026] 图3A至3E是根据本发明一个方面的实施例的的形成接触孔的半导体器件的剖面结构示意图；
[0027] 图4是制作根据本发明一个方面的实施例的的形成接触孔的半导体器件工艺
流程图。
具体实施方式
[0028] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0029] 为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何采用一层高k材料层来解决在形成接触孔的时候造成的等离子体损伤的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0030] 为了克服传统的形成接触孔时造成的等离子体损伤的问题，本发明提出在晶圆的背面沉积一层高k(介电常数)材料层来解决这个问题，这里k一般不小于3.5。参照图3A至图3E，示出根据本发明一个方面的实施例的各个步骤的剖视图。
[0031] 如图3A所示，提供一前端器件层380，该前端器件层380包括前序工艺中所形成的器件结构层，例如首先提供一提供基底300，包括浅沟槽隔离区(STI)301、多个场氧化区(未示出)以及预先形成于其中的N阱或P阱(未示出)。基底300上具有一层栅氧化层302，可以选择为利用氧化工艺在氧蒸气环境中温度约在800～1000摄氏度下形成栅氧化层302。栅氧化层302上形成有多晶硅层303，形成多晶硅层303的方式可以采用
化学气相沉积(CVD)法。栅氧化层302与多晶硅层303的侧壁上沉积并刻蚀形成有间隙壁绝缘层
305A与305B，材料可以是但不限于氮化硅。在间隙壁绝缘层305A与305B的侧壁上分别刻蚀形成有间隙壁层306A与306B，材料可以是但不限于氮化硅。离子注入工艺形成的源/漏极307A与307B。在多晶硅层303的顶部及源/漏极307A与307B区域形成自对准的金属硅化物层(未示出)等结构。
[0032] 如图3B所示，在前端器件层380的制作有器件结构层的一侧相对的另一侧上沉积一层保护层370，材料可以选择为高k材料，沉积方式可以通过化学气相沉积(CVD)或
原子层沉积(ALD)等方式。高k材料的材料可以是但不限于ABO3的钙钛矿型材料，其中A和B为具有不同大小的金属阳离子。仅出于实例的目的，A为钡、锶、铅、锆、镧、钾、镁、钛、锂、铝、铋或其组合，B为钛、铌、钽或其组合。钙钛矿型材料可以是钛酸盐，例如钛酸钡、STO、钛酸锶钡、钛酸铅、锆钛酸铅、锆钛酸镧铅、钛酸镧钡、钛酸锆钡或其组合。高k材料层还可以选用铪氧化物，例如，本实施例中采用原子层沉积方式，以四(乙基甲基氨基)铪和氧气作为源气体，在330～370摄氏度，优选为350摄氏度下，沉积形成厚度为30～100埃的HfO2。其中，四(乙基甲基氨基)铪(TEMAH，tetrakis(ethylmthylamino)-hafnium)的流速为100～200sccm，氧气的流速为0～20sccm，sccm是标准状态下，也就是1个
大气压、25摄氏度下每分钟1立方厘米(1ml/min)的流量。保护层还可以是具有绝缘作用的材料，例如
二氧化硅或氮化硅等。
[0033] 如图3C所示，在前端器件层380的制作器件结构层的一侧，即前端器件层380的表面沉积一层接触刻蚀停止层308，该层一般采用氮化硅材料。然后，在接触刻蚀停止层308的表面以CVD方式沉积一层层间介质层309，材料可以是但不限于氧化硅或者含磷的氧化物。该层采用绝缘材料，用来隔离器件与金属。
[0034] 如图3D所示，在层间介质层309的表面涂敷一层光刻胶，通过曝光显影等工艺后形成具有图案的光刻胶层310。
[0035] 如图3E所示，以具有图案的光刻胶310为掩膜，刻蚀层间介质层309，形成接触孔311，刻蚀方式可以选择为干刻蚀法。然后进行灰化工艺，去除光刻胶层310。接着进行后续的工艺，完成整个半导体器件的工艺制作。
[0036] 在前端器件层300的背面形成的保护层370所采用的材料是绝缘的，尽管栅氧化层302仍存储有电荷，但由于保护层370的存在不能构成回路，因此不能形成
电流，这样就避免了形成接触孔的过程中出现的等离子体损伤的问题。
[0037] 图4的流程图示出了制作根据本发明实施例的采用改进工艺制作半导体器件工艺流程图。在步骤401中，提供一前端器件层。在步骤402中，在前端器件层的背面沉积一层保护层。在步骤403中，在前端器件层的表面沉积一层接触刻蚀停止层。在步骤404中，在接触刻蚀停止层的表面沉积一层层间介质层。在步骤405中，在层间介质层的表面涂敷一层光刻胶，通过曝光显影等工艺后形成具有图案的光刻胶层。在步骤406中，以具有图案的光刻胶层为掩膜，刻蚀层间介质层，形成接触孔。在步骤407中，以灰化工艺去除光刻胶层。
[0038] 根据如上所述的实施例制造的在晶圆背面形成有保护层以避免形成接触孔时造成的等离子体损伤的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是
存储器电路，如
随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或
只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、
专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、
游戏机、蜂窝式电话、
个人数字助理、摄像机、
数码相机、手机等各种电子产品中，尤其是射频产品中。
[0039] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和
修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的
权利要求书及其等效范围所界定。
