技术领域
[0001] 本
发明涉及
半导体技术领域，特别涉及一种嵌入式动态随机存储器单元及其形成方法。
背景技术
[0002] 嵌入式存储器为一种系统单芯片器件，将存储器与逻辑器件形成在同一个芯片上以降低制作成本。嵌入式存储器件包含有存储区和逻辑区，存储区内存储的数据由逻辑区内的逻辑
电路来操作。目前较为广泛的存储器件包括：动态随机存储器单元、静态随机存储器单元以及闪存单元。
[0003] 动态随机存储器单元的主要包括：一个存储晶体管和一个电容器组成。
现有技术将动态随机存储器单元的存储晶体管和电容器采用堆叠结构形成，以提高所述动态随机存储器单元的集成度。
[0004] 由于所述动态随机存储器单元的存储晶体管和
逻辑电路中的晶体管都需要形成在半导体衬底中，所以在嵌入式动态随机存储器中，所述逻辑区和所述动态随机存储器单元的晶体管形成在同一平面内，占有较大的芯片面积。
[0005] 综上所述，现有技术中的嵌入式动态随机存储器的集成度还有待进一步的提高。
发明内容
[0006] 本发明解决的问题是提供一种嵌入式动态随机存储器及其形成方法，提高嵌入式随机存储器的集成度。
[0007] 为解决上述问题，本发明提供一种嵌入式动态随机存储器的形成方法，包括：提供半导体衬底，在所述半导体衬底上形成逻辑晶体管，以及
覆盖所述逻辑晶体管的第一介质层；在所述第一介质层内形成连接所述逻辑晶体管的第一源极和第一漏极的第一金属插塞；在所述第一介质层表面形成第二介质层，以及位于所述第二介质层内的第一金属互连结构，所述第一金属互连结构连接第一金属插塞；在所述第二介质层表面形成存储晶体管，以及覆盖所述存储晶体管的第三介质层，所述存储晶体管一侧的第二源极或第二漏极位于所述第一金属互连结构表面；在所述第三介质层内形成第二金属互连结构，所述第二金属互连结构与存储晶体管另一侧的第二漏极或第二源极连接；在所述第二金属互连结构表面形成电容。
[0008] 可选的，所述逻辑晶体管为鳍式
场效应晶体管，所述存储晶体管为鳍式场效应晶体管。
[0009] 可选的，形成所述存储晶体管的方法包括：在所述第二介质层表面形成半导体材料层；对所述半导体材料层进行图形化形成鳍部；在所述鳍部表面形成
氧化物层；对所述鳍部进行
退火处理，使鳍部材料变成单晶结构；去除所述鳍部表面的氧化物层；在所述鳍部表面形成横跨所述鳍部的栅极结构。
[0010] 可选的，采用溅射工艺在所述第二介质层表面形成半导体材料层。
[0011] 可选的，所述半导体材料层的材料为锗、
硅或锗化硅。
[0012] 可选的，所述半导体材料层的厚度为15nm～30nm。
[0013] 可选的，所述退火处理在惰性气体氛围下进行，所述退火处理的
温度为500℃～800℃，退火时间为4小时～6小时。
[0014] 可选的，采用
原子层沉积工艺形成所述氧化物层。
[0015] 可选的，所述氧化物层的材料为氧化硅、氮氧化硅、
碳氧化硅、氧化锗或氧化锗硅。
[0016] 可选的，采用湿法
刻蚀工艺去除所述氧化物层，所述湿法刻蚀工艺的刻蚀溶液为
氢氟酸溶液。
[0017] 可选的，栅极结构包括位于鳍部表面的栅介质层和位于所述栅介质层表面的栅极，所述栅介质层的材料包括氧化铪、
铝氧化铪、氧化锆、氧化
钛、氧化钽、氧化铝或硅氧化锆中的一种或几种；所述栅极的材料包括Al、TiN、Ti、TaN、Ta、WN、W中的一种或几种。
[0018] 可选的，还包括：在所述存储晶体管的源极和漏极表面形成金属硅化物层、金属锗化物层或金属锗硅化物层。
[0019] 可选的，所述第一金属插塞的材料为钨或
铜。
[0020] 可选的，所述第一金属互连结构和第二金属互连结构的材料为铜或铝。
[0021] 可选的，所述电容的形成方法包括：在所述第三介质层表面形成第四介质层；在所述第四介质层内形成通孔，所述通孔底部位于第二金属互连结构表面；在所述通孔内形成电容。
[0022] 可选的，所述电容包括：位于通孔内壁表面的第一
电极层；位于所述第一电极层表面的介电层；位于所述介电层表面的第二电极层，所述第二电极层填充满所述通孔。
[0023] 可选的，所述第一电极层的材料包括TiN、Ti、TaN、Ta、WN、W或TiW中的一种或几种；所述第二电极层的材料包括TiN、Ti、TaN、Ta、WN、W或TiW中的一种或几种。
[0024] 可选的，所述介电层的材料为高k介质材料。
[0025] 可选的，还包括：形成贯穿所述第四介质层、第三介质层和第二介质层的金属互连结构，所述金属互连结构与第一金属插塞连接。
[0026] 为解决上述问题，本发明的技术方案还提供一种采用上述方法形成的嵌入式动态随机存储器单元，包括：半导体衬底；位于所述半导体衬底上的逻辑晶体管；覆盖所述逻辑晶体管的第一介质层；位于所述第一介质层内连接所述逻辑晶体管的第一源极、第一漏极的第一金属插塞；位于所述第一介质层表面的第二介质层，以及位于所述第二介质层内连接所述第一金属插塞的第一金属互连结构；位于所述第二介质层表面的存储晶体管，以及覆盖所述存储晶体管的第三介质层，所述存储晶体管一侧的第二源极或第二漏极位于所述第一金属互连结构表面；位于所述第三介质层内的第二金属互连结构，所述第二金属互连结构与存储晶体管另一侧的第二漏极或第二源极连接；位于所述第二金属互连结构表面的电容。
[0027] 与现有技术相比，本发明的技术方案具有以下优点：
[0028] 本发明的技术方案中，在半导体衬底上形成逻辑晶体管之后，在所述半导体衬底上形成覆盖所述逻辑晶体管的第一介质层以及位于所述第一介质层表面的第二介质层，然后在所述第二介质层上形成存储晶体管和与所述存储晶体管连接的电容。并且，在所述第一介质层内形成连接所述逻辑晶体管的第一源极和第一漏极的第一金属插塞；在所述第二介质层内形成第一金属互连结构，所述第一金属互连结构连接第一金属插塞；并且，所述逻辑晶体管的第二源极或漏极通过所述第一金属互连结构和第一金属插塞与逻辑晶体管连接，从而可以通过所述逻辑晶体管控
制动态随机存储单元的读写操作。所述存储晶体管和电容形成的存储区位于所述逻辑晶体管组成的逻辑区上方，从而可以降低所述嵌入式动态随机存储单元占用的芯片面积，从而提高嵌入式动态随机存储器的集成度。
[0029] 进一步，采用鳍式场效应晶体管作为逻辑晶体管和存储晶体管，与同样
沟道长度的平面场效应晶体管相比，所述鳍式场效应晶体管所占用的芯片面积更小，从而可以进一步提高嵌入式动态存储器集成度。
[0030] 进一步，在第二介质层上方采用沉积工艺形成半导体材料层，并且将所述半导体材料层图形化后形成第二鳍部，在所述第二鳍部表面形成氧化层之后进行退火处理。通过退火处理，使所述第二鳍部的材料达到晶化温度，材料成为熔融状态后重结晶，形成单晶结构。由于所述第二鳍部的材料在退火过程中，原子会产生固体的
升华作用。所述氧化物层可以阻挡第二鳍部内的原子向外挥发，避免所述第二鳍部在退火过程中产生损耗。所述第二鳍部材料变为单晶结构可以降低第二鳍部内对载流子的散射作用，提高存储晶体管内载流子的迁移率，从而提高存储晶体管的性能。
附图说明
[0031] 图1至图12是本发明的
实施例的嵌入式随机存储器的形成过程的结构示意图。
具体实施方式
[0032] 如背景技术中所述，现有技术形成的嵌入式动态随机存储器的集成度不高，占用的芯片面积较大。
[0033] 由于现有的嵌入式动态随机存储器中，逻辑区与存储区同时形成在半导体衬底上，需要占用较大的芯片面积，导致嵌入式动态随机存储器的集成度较低。
[0034] 本发明的实施例中，将所述存储区的晶体管形成在逻辑区的顶部，从而可以降低所述嵌入式动态随机存储器占用的芯片面积。
[0035] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0036] 请参考图1，提供半导体衬底100。
[0037] 所述半导体衬底100的材料可以为硅、锗、或锗化硅、碳化硅；也可以是绝缘体上硅，绝缘体上锗；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为硅。
[0038] 请参考图2，在所述半导体衬底100上形成第一鳍部201。
[0039] 所述第一鳍部201的材料为硅。形成所述第一鳍部201的方法可以是：在所述半导体衬底100表面
外延形成
单晶硅层之后，对所述单晶硅层进行图形化，形成若干第一鳍部201。后续在所述第一鳍部201上形成栅极结构，所述第一鳍部201和栅极结构形成的鳍式场效应晶体管作为逻辑区的逻辑晶体管。
[0040] 在本发明的其他实施例中，也可以对半导体衬底100进行刻蚀形成所述第一鳍部201。
[0041] 请参考图3，在所述半导体衬底100上形成逻辑晶体管，包括：形成绝缘层101，所述绝缘层101的表面低于第一鳍部201的顶部表面；然后在所述第一鳍部201表面形成横跨所述第一鳍部201的第一栅极结构202。所述图3为垂直所述第一鳍部201方向的侧视图，后续示意图均为该方向的侧视图。
[0042] 所述绝缘层101的材料可以是氧化硅、氮氧化硅、碳氧化硅等绝缘介质材料。可以采用原子层沉积工艺或
化学气相沉积工艺形成所述绝缘层101。所述绝缘层101作为后续形成的第一栅极结构与半导体衬底100之间的隔离结构，以及相邻第一鳍部201之间的隔离结构。
[0043] 形成所述绝缘层101的方法可以是：在所述半导体层表面形成绝缘介质材料层，所述绝缘介质材料表面高于第一鳍部201的表面；以所述第一鳍部201的顶部表面作为停止层，采用化学机械
研磨工艺对所述绝缘介质材料层进行平坦化，使所述绝缘介质材料层的表面与第一鳍部201的顶部表面齐平；对所述绝缘介质材料层进行回刻蚀，形成绝缘层101，使所述绝缘层101的表面低于第一鳍部201的顶部表面。
[0044] 所述第一栅极结构202包括位于第一鳍部201表面的第一栅介质层和位于所述第一栅介质层表面的第一栅极。所述第一栅介质层的材料包括：氧化硅、氧化铪、铝氧化铪、氧化锆、氧化钛、氧化钽、氧化铝或硅氧化锆中的一种或几种。所述第一栅极的材料包括：
多晶硅、Al、TiN、Ti、TaN、Ta、WN、W中的一种或几种。
[0045] 所述第一栅极结构202的形成方法包括：在所述绝缘层101和第一鳍部201表面形成第一栅介质材料层和位于所述第一栅介质材料层表面的栅极材料层；在所述第一栅极材料层表面形成图形化掩膜层；以所述图形化掩膜层为掩膜，刻蚀所述第一栅极材料层和第一栅介质材料层，形成横跨所述第一鳍部201的第一栅极结构202。
[0046] 形成所述第一栅极结构202之后，还可以在所述第一栅极结构202
侧壁表面形成第一侧墙，并且以所述第一栅极结构202和第一侧墙为掩膜，对所述第一栅极结构202两侧的第一鳍部201内进行掺杂
离子注入，形成第一源极和第一漏极。
[0047] 在本发明的其他实施例中，也可以采用后栅工艺形成所述逻辑晶体管，在此不作赘述。
[0048] 在本发明的其他实施例中，所述逻辑晶体管也可以是平面晶体管。
[0049] 请参考图4，在所述半导体衬底100上形成覆盖所述逻辑晶体管的第一介质层301，以及在所述第一介质层301内形成位于所述逻辑晶体管的源极或漏极表面的第一金属插塞401。
[0050] 所述第一介质层301的材料为氧化硅或氮氧化硅等绝缘介质材料，还可以是碳氧化硅、碳氮氧化硅、多孔氧化硅等低K介质材料。本实施例中，所述第一介质层301的材料为氧化硅。
[0051] 可以采用化学气相沉积工艺形成所述第一介质层301。具体的，采用化学气相沉积工艺在所述绝缘层101表面形成覆盖所述逻辑晶体管的第一介质材料层之后，对所述第一介质材料层表面进行平坦化，形成表面平坦的第一介质层301，并且使所述第一介质层301的表面高于所述逻辑晶体管的第一栅极结构202的顶部表面。
[0052] 所述第一金属插塞401的材料为钨或铜等金属材料。本实施例中，所述第一金属插塞401的材料为钨。
[0053] 具体的，形成所述第一金属插塞401的形成方法包括：刻蚀所述第一介质层301，在所述第一栅极结构202两侧的第一鳍部201(第一源极和第一漏极)表面形成第一通孔；在所述第一通孔内填充金属材料，并对所述金属材料进行平坦化，形成第一金属插塞401，所述第一金属插塞401的表面与第一介质层301的表面齐平。
[0054] 在本发明的其他实施例中，形成所述第一通孔之后，还可以在所述第一通孔内表面形成扩散阻挡层后，再在所述填充金属材料，形成第一金属插塞401。所述扩散阻挡层的材料可以是TiN、TaN等致密的金属材料，阻挡第一金属插塞301的金属原子向外扩扩散进入第一介质层301中而导致第一介质层301的隔离效果下降。
[0055] 所述第一金属插塞401作为逻辑晶体管表面的连接结构，后续通过形成金属互连结构，与所述第一金属插塞401连接，将所述逻辑晶体管连接形成逻辑区电路。并且，所述第一金属插塞401通过后续形成的金属互连结构与存储晶体管连接，通过逻辑晶体管，控制动态存储单元的读出或写入操作。
[0056] 在本实施例中，根据逻辑区的电路设计，所述部分第一金属插塞401a还可以位于第一栅极结构202的顶部表面，将所述第一栅极结构202与所述第一栅极结构202一侧的源极或漏极连接。
[0057] 请参考图5，在所述第一介质层301表面形成第二介质层302，以及位于所述第二介质层302内、连接所述第一金属插塞401的第一金属互连结构501。
[0058] 所述第二介质层302的材料为氧化硅或氮氧化硅等绝缘介质材料，还可以是碳氧化硅、碳氮氧化硅、多孔氧化硅等低K介质材料。本实施例中，所述第二介质层302的材料为氧化硅。
[0059] 可以采用化学气相沉积工艺形成所述第二介质层302，所述第二介质层302作为层间介质层。
[0060] 所述第一金属互连结构501采用大
马士革工艺形成，所述第一金属互连结构501的材料为钨或铜。所述第一金属互连结构501与第一金属插塞401连接，将逻辑晶体管连接成为逻辑电路。并且，所述第一金属互连结构501的表面与第二介质层302的表面齐平。
[0061] 请参考图6，在所述第二介质层302和第一金属互连结构501表面形成半导体材料层600。
[0062] 所述半导体材料层600的材料为硅、锗或锗化硅。所述半导体材料层600可以采用化学气相沉积工艺或
物理气相沉积工艺形成，所述半导体材料层600的厚度为15nm～30nm。本实施例中，所述半导体材料层600的材料为锗，并且采用溅射工艺形成所述半导体材料层
600，
[0063] 所述溅射工艺采用多晶锗作为靶材，溅射室的压强为1E-2Pa～1E-3Pa，采用氩气作为溅射气体，温度为200℃～300℃。
[0064] 由于所述半导体材料层600在第二介质层302和第一金属互连结构501表面形成，采用溅射工艺形成的所述半导体材料层600的材料为非晶结构，采用其他工艺形成的所述半导体材料层600的材料也可能是多晶或微晶结构。由于所述半导体材料层600不是单晶结构，会影响后续在所述半导体材料层600上形成的存储晶体管内的载流子的迁移率，后续通过退火处理将所述半导体材料层的材料转化为单晶结构。
[0065] 请参考图7，对所述半导体材料层600(请参考图6)进行图形化，形成第二鳍部601，暴露出部分第二介质层302的表面。
[0066] 具体的，所述第二鳍部601的一端位于第一金属互连结构501表面，通过所述第一互连结构501与所述第二鳍部601下方的逻辑晶体管连接。
[0067] 所述第二鳍部601的宽度为5nm～10nm。
[0068] 请参考图8，在所述第二鳍部601表面形成氧化物层602。
[0069] 所述氧化物层602可以采用沉积工艺形成，本实施例中，采用原子层沉积工艺形成所述氧化物层602，所述氧化物层602的材料为氧化硅。在本发明的其他实施例中，所述氧化物层602的材料还可以是氮氧化硅、碳氧化硅、氧化锗或氧化锗硅等氧化材料。采用沉积工艺形成的所述氧化物层602还覆盖部分第二介质层302的表面及部分第一金属互连结构501的表面。
[0070] 在本发明的其他实施例中，还可以采用氧化工艺，形成所述氧化物层602。可以对所述第二鳍部602表面进行热氧化或湿法氧化处理，在所述第二鳍部602表面形成氧化物层。
[0071] 请参考图9，对所述第二鳍部601(请参考图8)进行退火处理，使退火后的第二鳍部601a的材料结构为单晶结构。
[0072] 所述退火处理可以是快速热退火、尖峰退火或者激光退火工艺。本实施例中，所述退火处理采用的是快速热退火工艺，所述退火处理在惰性气体氛围下进行，所述退火处理的温度为500℃～800℃，退火时间为4小时～6小时。
[0073] 通过退火处理，使所述第二鳍部601的材料达到晶化温度，材料成为熔融状态后重结晶，形成单晶结构。由于所述第二鳍部601的材料在退火过程中，原子会产生固体的升华作用。所述氧化物层602可以阻挡第二鳍部内的原子向外挥发，避免所述第二鳍部在退火过程中产生损耗。
[0074] 请参考图10，去除所述退火处理后的第二鳍部601a表面的氧化物层602(请参考图9)；在所述第二鳍部601a表面形成横跨所述第二鳍部601a的第二栅极结构604，从而所述第二鳍部601a和第二栅极结构604形成存储晶体管。
[0075] 采用湿法刻蚀工艺去除所述氧化物层，所述湿法刻蚀工艺的刻蚀溶液为氢氟
酸溶液。
[0076] 所述第二栅极结构604包括位于第二鳍部表面的第二栅介质层和位于所述第二栅介质层表面的第二栅极。所述第二栅介质层的材料包括：氧化硅、氧化铪、铝氧化铪、氧化锆、氧化钛、氧化钽、氧化铝或硅氧化锆中的一种或几种。所述第二栅极的材料包括：多晶硅、Al、TiN、Ti、TaN、Ta、WN、W中的一种或几种。
[0077] 所述第二栅极结构604的形成方法包括：在所述第二介质层302和第二鳍部601a表面形成第二栅介质材料层和位于所述第二栅介质材料层表面的栅极材料层；在所述第二栅极材料层表面形成图形化掩膜层；以所述图形化掩膜层为掩膜，刻蚀所述第二栅极材料层和第二栅介质材料层，形成横跨所述第二鳍部601a的第二栅极结构604。
[0078] 形成所述第二栅极结构604之后，还可以在所述第二栅极结构604侧壁表面形成第二侧墙，并且以所述第二栅极结构604和第二侧墙为掩膜，对所述第二栅极结构602两侧的第二鳍部601a内进行掺杂离子注入，形成第二源极和第二漏极，所述掺杂离子可以是N型或P型掺杂离子。所述第二栅极结构604一侧的第二源极或第二漏极通过第一金属互连结构501与下层的逻辑区的逻辑晶体管连接，通过所述逻辑晶体管控制存储单元的读写操作。
[0079] 所述存储晶体管的第二鳍部601a为单晶结构，所以，所述存储晶体管内的载流子的迁移速率较大，可以提高存储晶体管的性能。
[0080] 在本发明的其他实施例中，在形成所述第二源极和第二漏极之后，还可以在所述第二源极和第二漏极表面形成金属硅化物层、金属锗化物层或金属锗硅化物层，以降低所述第二源极和第二漏极表面的
接触电阻。
[0081] 在本发明的其他实施例中，所述存储晶体管还可以是平面晶体管。
[0082] 请参考图11，在所述第二介质层302表面形成覆盖所述存储晶体管的第三介质层303；在所述第三介质层303内形成与第二栅极结构604另一侧的第二源极或第二漏极连接的第二金属互连结构502。
[0083] 所述第三介质层303的材料为氧化硅或氮氧化硅等绝缘介质材料，还可以是碳氧化硅、碳氮氧化硅、多孔氧化硅等低K介质材料。本实施例中，所述第三介质层303的材料为氧化硅。
[0084] 可以采用化学气相沉积工艺形成所述第三介质层303，所述第三介质层303作为层间介质层。
[0085] 所述第二金属互连结构502采用大马士革工艺形成，所述第二金属互连结构502的材料为钨或铜。所述第二金属互连结构502与第二栅极结构604一侧的未与第一金属互连结构连接的第二源极或第二漏极连接，将所述存储晶体管连接成存储电路。并且，所述第二金属互连结构502的表面与第三介质层302的表面齐平。
[0086] 在本发明的实施例中，还包括：部分第二金属互连结构502a，第二金属互连结构502a贯穿所述第三介质层303和第二介质层302，与部分第一金属插塞401a连接，所述部分第一金属插塞401a同时连接第一栅极结构202、以及位于所述第一栅极结构202一侧的第一源极或第一漏极。可以通过所述第二金属互连结构502a将存储区下方的逻辑电路连出。
[0087] 请参考图12，在所述第三介质层303和第二金属互连结构502表面形成第四介质层304，在所述第四介质层304内形成电容700，所述电容700位于连接存储晶体管的第二源极或第二漏极的第二金属互连结构502表面。
[0088] 所述第四介质层304的材料为氧化硅或氮氧化硅等绝缘介质材料，还可以是碳氧化硅、碳氮氧化硅、多孔氧化硅等低K介质材料。本实施例中，所述第四介质层304的材料为氧化硅。所述第四介质层的表面高于所述第二金属互连结构表面
[0089] 可以采用化学气相沉积工艺形成所述第四介质层304，所述第四介质层304作为层间介质层。
[0090] 所述电容700包括：第一电极层701，位于所述第一电极层701表面的介电层702和位于所述介电层702表面的第二电极层703。所述第一电极层701的材料包括TiN、Ti、TaN、Ta、WN、W或TiW中的一种或几种；所述第二电极层702的材料包括TiN、Ti、TaN、Ta、WN、W或TiW中的一种或几种；所述介电层702的材料为高k介质材料。
[0091] 形成所述电容700的方法包括：在所述第四介质层304内形成第二通孔，所述通孔底部位于第二鳍部601a上的第二金属互连结构502表面；在所述第二通孔内形成电容700。
[0092] 具体的，在所述通孔内形成电容700的方法包括：在所述第二通孔内壁表面形成第一电极材料层，所述第一电极材料层还覆盖第四介质层的表面、在所述第一电极材料层表面形成介电材料层、在所述介电材料层表面形成第二电极材料层，所述第二电极材料层填充满所述第二通孔；以所述第四介质层表面为停止层，对所述第一电极材料层、介电材料层和第二电极材料层进行平坦化，形成电容700，所述电容700的表面与第四介质层304的表面齐平。
[0093] 本发明的实施例中，还包括形成贯穿所述第四介质层304，且与部分第二金属互连结构502a连接的第三金属互连结构503，所述第三金属互连结构503通过第二金属互连结构502a、第一金属插塞401将逻辑晶体管形成的逻辑电路连出。
[0094] 所述第四介质层304为包括多个子介质层的堆叠结构，所述第三金属互连结构503为包括多个位于各个子介质层内的垂直连接的子互连结构。在形成一层子介质层后，在所述子介质层内形成子互连结构，所述子互连结构与下层子介质层内的子互连结构连接。通过多层子介质层的堆叠形成第四介质层304，可以提高所述第四介质层304的厚度，提高形成的电容700的上电极703以及下电极701的面积，从而提高所述电容700的电容值，进而提高形成的动态随机存储单元的性能。
[0095] 本实施例中，在形成所述嵌入式动态存储单元的过程中，在所述逻辑晶体管上方形成存储晶体管，形成的存储区，从而使存储物位于逻辑区上方，从而可以降低所述嵌入式动态存储单元占用的芯片面积，提高嵌入式动态存储器的集成度。
[0096] 并且，所述嵌入式动态存储单元中，形在半导体衬底上形成鳍式场效应晶体管作为逻辑晶体管，所述逻辑晶管上方形成鳍式场效应晶体管作为存储晶体管，与同样沟道长度的平面场效应晶体管相比，所述鳍式场效应晶体管所占用的芯片面积更小，从而可以进一步提高嵌入式动态存储器集成度。
[0097] 本发明的实施例中，还提供了一种采用上述方法形成的嵌入式动态随机存储单元。
[0098] 请参考图12，图12为所述嵌入式动态随机存储结构的示意图。
[0099] 所述嵌入式动态随机存储结构包括：半导体衬底100，位于所述半导体衬底100上的逻辑晶体管；覆盖所述逻辑晶体管的第一介质层301；位于所述第一介质层301内连接所述逻辑晶体管的第一源极和第一漏极的第一金属插塞401；位于所述第一介质层301表面的第二介质层302，以及位于所述第二介质层302内的连接所述第一金属插塞401的第一金属互连结构501；位于所述第二介质层302表面的存储晶体管，以及覆盖所述存储晶体管的第三介质层303，所述存储晶体管一侧的第二源极或第二漏极位于所述第一金属互连结构表面；位于所述第三介质层303内的第二金属互连结构502，所述第二金属互连结构502与存储晶体管另一侧的第二源极或第二漏极连接；位于所述第二金属互连结构502表面的电容700。
[0100] 所述逻辑晶体管和存储晶体管为鳍式场效应晶体管。
[0101] 所述逻辑晶体管包括：第一鳍部201，横跨所述第一鳍部201的第一栅极结构202，以及位于所述第一栅极结构与半导体衬底100之间的绝缘层101。
[0102] 所述存储晶体管包括：第二鳍部601a，横跨所述第二鳍部601a的第二栅极结构604。所述第二鳍部601a为单晶半导体材料，可以是硅、锗或锗硅。
[0103] 所述嵌入式存储单元还包括：位于所述第三介质层303表面的第四介质层304，所述电容700位于第四介质层304内；位于所述第一介质层301内的同时连接逻辑晶体管的第一栅极结构202及所述第一栅极结构202一侧的第一源极或第一漏极的第一金属插塞401a；贯穿所述第二介质层302和第三介质层303的部分第二金属互连结构502a，所述第二金属互连结构502a位于第一金属插塞401a表面；贯穿所述第四介质层304的第三金属互连结构
503，所述第三金属互连结构503位于所述第二金属互连结构502a表面。
[0104] 在本方明的其他实施例中，所述存储晶体管和逻辑晶体管还可以是平面的场效应晶体管。
[0105] 所述嵌入式动态存储单元中，所述存储晶体管形成的存储区位于逻辑晶体管形成的逻辑区上方，从而可以降低所述嵌入式动态存储单元占用的芯片面积，提高嵌入式动态存储器的集成度。
[0106] 并且，所述嵌入式动态存储单元中，所述存储晶体管和逻辑晶体管采用鳍式场效应晶体管，所述鳍式场效应晶体管的占用的芯片面积小于同样沟道长度的平面场效应晶体管，从而可以进一步提高嵌入式动态存储器的集成度。
[0107] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与
修改，因此本发明的保护范围应当以
权利要求所限定的范围为准。
