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鉴频电路和方法

阅读：53发布：2020-05-08

专利汇可以提供鉴频电路和方法专利检索，专利查询，专利分析的服务。并且本发明公开了鉴频电路和方法。用于鉴频器电路的系统和方法包括：跳变检测器，被配置为接收数据输入并基于数据输入中的跳变提供第一边沿输出；第一电路，被配置为生成第二边沿输出；第二电路，被配置为生成第三边沿输出；以及组合逻辑，被配置为当第一边沿输出、第二边沿输出和第三边沿输出中的至少两个为高时，输出UP输出，并且被配置为当第一边沿输出、第二边沿输出和第三边沿输出都为低时，输出DOWN输出。，下面是鉴频电路和方法专利的具体信息内容。

权利要求

1.一种鉴频器电路，包括：
跳变检测器，被配置为接收数据输入并基于所述数据输入中的跳变提供第一边沿输出；
第一电路，被配置为生成第二边沿输出；
第二电路，被配置为生成第三边沿输出；以及
组合逻辑，被配置为：
当所述第一边沿输出、所述第二边沿输出和所述第三边沿输出中的至少两个为高时，输出UP输出；并且
当所述第一边沿输出、所述第二边沿输出和所述第三边沿输出都为低时，输出DOWN输出。
2.根据权利要求1所述的鉴频器电路，其中，所述第一电路包括第一延迟电路，并且所述第二电路包括第二延迟电路。
3.根据权利要求1所述的鉴频器电路，其中所述组合逻辑包括：
DOWN逻辑；以及
UP逻辑。
4.根据权利要求3所述的鉴频器电路，其中所述DOWN逻辑包括：
具有第一输入、第二输入和第三输入的AND门；
第一反相器，被配置为接收所述第一边沿输出并连接到所述第一输入；
第二反相器，被配置为接收所述第二边沿输出并连接到所述第二输入；以及第三反相器，被配置为接收所述第三边沿输出并连接到所述第三输入。
5.根据权利要求3所述的鉴频器电路，其中所述UP逻辑包括：
具有第一输入、第二输入和第三输入的OR门；
第一AND门，被配置为接收所述第一边沿输出和所述第二边沿输出，并将第一输出提供到所述OR门的所述第一输入；
第二AND门，被配置为接收所述第一边沿输出和所述第三边沿输出，并将第二输出提供到所述OR门的所述第二输入；以及
第三AND门，被配置为接收所述第二边沿输出和所述第三边沿输出，并将第三输出提供到所述OR门的所述第三输入。
6.根据权利要求1所述的鉴频器电路，其中所述组合逻辑进一步包括：选择电路，所述选择电路被配置为根据选择信号对鉴频器到鉴相器的操作进行转换。
7.一种鉴频方法，包括：
对数据输入进行采样以获得所述数据输入的奇数数据样本(Dodd)；
对所述数据输入进行采样以获得所述数据输入的奇数交叉样本(Xodd)；
对所述数据输入进行采样以获得所述数据输入的偶数数据样本(Deven)；
对所述数据输入进行采样以获得所述数据输入的偶数交叉样本(Xeven)；
根据所述奇数数据样本(Dodd)、所述奇数交叉样本(Xodd)和所述偶数数据样本(Deven)生成UP奇数信号；
根据所述奇数数据样本(Dodd)、所述奇数交叉样本(Xodd)和所述偶数数据样本(Deven)生成DOWN奇数信号；
根据所述偶数数据样本(Deven)、所述偶数交叉样本(Xeven)和所述奇数数据样本(Dodd)生成UP偶数信号；以及
根据所述偶数数据样本(Deven)、所述偶数交叉样本(Xeven)和所述奇数数据样本(Dodd)生成DOWN偶数信号。
8.根据权利要求7所述的鉴频方法，其中，根据所述奇数数据样本(Dodd)、所述奇数交叉样本(Xodd)和所述偶数数据样本(Deven)生成UP奇数信号包括：
根据所述奇数数据样本(Dodd)和所述奇数交叉样本(Xodd)确定奇数第一边沿信号，其中当所述奇数数据样本(Dodd)和所述奇数交叉样本(Xodd)具有不同的值时，所述奇数第一边沿信号为高；
根据所述奇数交叉样本(Xodd)和所述偶数数据样本(Deven)确定奇数第二边沿信号，其中当所述奇数交叉样本(Xodd)和所述偶数数据样本(Deven)具有不同的值时，所述奇数第二边沿信号为高；以及
当所述奇数第一边沿信号和所述奇数第二边沿信号都为高时，输出所述UP奇数信号。
9.根据权利要求7所述的鉴频方法，其中，根据所述奇数数据样本(Dodd)、所述奇数交叉样本(Xodd)和所述偶数数据样本(Deven)生成DOWN奇数信号包括：
根据所述奇数数据样本(Dodd)和所述奇数交叉样本(Xodd)确定奇数第一边沿信号，其中当所述奇数数据样本(Dodd)和所述奇数交叉样本(Xodd)具有不同的值时，所述奇数第一边沿信号为高；
根据所述奇数交叉样本(Xodd)和所述偶数数据样本(Deven)确定奇数第二边沿信号，其中当所述奇数交叉样本(Xodd)和所述偶数数据样本(Deven)具有不同的值时，所述奇数第二边沿信号为高；以及
当所述奇数第一边沿信号和所述奇数第二边沿信号都为低时，输出所述DOWN奇数信号。
10.根据权利要求7所述的鉴频方法，其中，根据所述偶数数据样本(Deven)、所述偶数交叉样本(Xeven)和所述奇数数据样本(Dodd)生成UP偶数信号包括：
根据所述偶数数据样本(Deven)和所述偶数交叉样本(Xeven)确定偶数第一边沿信号，其中当所述偶数数据样本(Deven)和所述偶数交叉样本(Xeven)具有不同的值时，所述偶数第一边沿信号为高；
根据所述偶数交叉样本(Xeven)和所述奇数数据样本(Dodd)确定偶数第二边沿信号，其中当所述偶数交叉样本(Xeven)和所述奇数数据样本(Dodd)具有不同的值时，所述偶数第二边沿信号为高；以及
当所述偶数第一边沿信号和所述偶数第二边沿信号都为高时，输出所述UP偶数信号。
11.根据权利要求7所述的鉴频方法，其中，根据所述偶数数据样本(Deven)、所述偶数交叉样本(Xeven)和所述奇数数据样本(Dodd)生成DOWN偶数信号包括：
根据所述偶数数据样本(Deven)和所述偶数交叉样本(Xeven)确定偶数第一边沿信号，其中当所述偶数数据样本(Deven)和所述偶数交叉样本(Xeven)具有不同的值时，所述偶数第一边沿信号为高；
根据所述偶数交叉样本(Xeven)和所述奇数数据样本(Dodd)确定偶数第二边沿信号，其中当所述偶数交叉样本(Xeven)和所述奇数数据样本(Dodd)具有不同的值时，所述偶数第二边沿信号为高；以及
当所述偶数第一边沿信号和所述偶数第二边沿信号都为低时，输出所述DOWN偶数信号。
12.根据权利要求7所述的鉴频方法，进一步包括：在时间上将所述奇数数据样本(Dodd)、所述奇数交叉样本(Xodd)和所述偶数数据样本(Deven)对齐。
13.根据权利要求12所述的鉴频方法，进一步包括：在时间上将所述偶数数据样本(Deven)、所述偶数交叉样本(Xeven)和所述奇数数据样本(Dodd)对齐。
14.根据权利要求7所述的鉴频方法，进一步包括：提供模式选择信号以进入鉴频模式。
15.一种鉴相/鉴频电路，包括：
第一限幅器，被配置为根据第一时钟对数据输入进行采样，并输出奇数数据样本(Dodd)；
第二限幅器，被配置为根据第二时钟对所述数据输入进行采样，并输出奇数交叉样本(Xodd)；
第三限幅器，被配置为根据第三时钟对所述数据输入进行采样，并输出偶数数据样本(Deven)；
第四限幅器，被配置为根据第四时钟对所述数据输入进行采样，并输出偶数交叉样本(Xeven)；
第一数据对齐电路，被配置为在时间上将所述奇数数据样本(Dodd)、所述奇数交叉样本(Xodd)和所述偶数数据样本(Deven)对齐；
第二数据对齐电路，被配置为在时间上将所述偶数数据样本(Deven)、所述偶数交叉样本(Xeven)和所述奇数数据样本(Dodd)对齐；以及
组合逻辑，被配置为：
根据所述奇数数据样本(Dodd)和所述奇数交叉样本(Xodd)生成第一边沿输出；
根据所述奇数交叉样本(Xodd)和所述偶数数据样本(Deven)生成第二边沿输出；
根据所述偶数数据样本(Deven)和所述偶数交叉样本(Xeven)生成第三边沿输出；
根据所述偶数交叉样本(Xeven)和所述奇数数据样本(Dodd)生成第四边沿输出；
当所述第一边沿输出和所述第二边沿输出都为高时，生成UP奇数信号；
当所述第一边沿输出和所述第二边沿输出都为低时，生成DOWN奇数信号；
当所述第三边沿输出和所述第四边沿输出都为高时，生成UP偶数信号；并且当所述第三边沿输出和所述第四边沿输出都为低时，生成DOWN偶数信号。
16.根据权利要求15所述的鉴相/鉴频电路，其中，所述组合逻辑包括选择电路，所述选择电路被配置为根据选择信号对所述组合逻辑的操作在鉴相模式与鉴频模式之间进行切换。
17.根据权利要求16所述的鉴相/鉴频电路，其中，所述选择电路被进一步配置为当所述选择信号指定所述鉴相模式时使所述第二边沿输出和所述第四边沿输出的值反相。
18.根据权利要求17所述的鉴相/鉴频电路，其中，所述选择电路包括第一XOR门和第二XOR门，所述第一XOR门被配置为接收所述第二边沿输出和所述选择信号，所述第二XOR门被配置为接收所述第四边沿输出和所述选择信号。
19.根据权利要求16所述的鉴相/鉴频电路，其中，所述选择电路被进一步配置为根据所述选择信号使所述偶数数据样本(Deven)和所述奇数数据样本(Dodd)反相。
20.根据权利要求19所述的鉴相/鉴频电路，其中，所述选择电路包括第一XOR门和第二XOR门，所述第一XOR门被配置为接收所述偶数数据样本(Deven)和所述选择信号，所述第二XOR门被配置为接收所述奇数数据样本(Dodd)和所述选择信号。

说明书全文

鉴频电路和方法

[0001] 相关申请的交叉引用

[0002] 本申请要求享有2018年9月18日提交的标题为“EFFICIENT FREQUENCY DETECTORS FOR CLOCK AND DATA RECOVERY CIRCUITS(用于时钟和数据恢复电路的高效鉴频器)”的美国临时专利申请第62/732,942号的优先权和权益，在此通过全文引用的方式将其内容并入本文。

技术领域

[0003] 本公开的一些实施例一般涉及用在时钟和数据恢复(CDR)中的频率采集和bang bang鉴相器。

背景技术

[0004] 串行链路包括经由信道连接至接收器的发射器。接收器通常包括被配置成生成与输入数据的相位对齐的时钟的电路。

[0005] 图1描绘了被配置成将局部生成的时钟与输入数据信号对齐的现有技术的CDR电路。

[0006] 参考图1，现有技术的CDR系统100包括对输入数据进行采样并将数据提供至bang bang鉴相器120的数据和交叉限幅器110。bang bang鉴相器120确定由压控振荡器(VCO)130生成的时钟的相位是否与输入数据对齐(例如同相)。bang bang鉴相器120具有3个状态，包括早期阶段、晚期阶段、或者不存在有用信息的阶段(例如没有确定相位对齐所需要的数据跳变)。基于当前状态，bang bang鉴相器120输出UP值或DOWN值。UP信号up和DOWN信号dn被提供到电荷泵140，电荷泵140激励开关以增大或减小VCO 130的控制电压。例如，当在电荷泵140处接收到UP信号up时，电荷泵140增大VCO 130的控制电压并且提高所生成的时钟的频率。类似地，当在电荷泵140处接收到DOWN信号dn时，电荷泵140减小VCO 130的控制电压并且降低所生成的时钟的频率。

[0007] 为了正确锁相，VCO 130需要生成具有接近数据速率的频率的时钟。因此，频率采集电路150用于设置初始时钟。频率采集电路150接收从VCO 130输出的时钟，并提供电压输出以增加或减小由VCO 130生成的时钟频率。

[0008] 过去，已采用许多方法用于频率采集。例如，已经使用可以采用鉴相鉴频器(PFD)、旋转鉴频器或基于计数器的鉴频器的频率采集电路来执行频率采集。然而，这些现有系统存在许多缺点。例如，PFD不适于数字CDR。PFD和旋转鉴频器两者都不与从发射器发送的低摆幅信号良好地协作。基于计数器的鉴频器需要多位计数器和各种算术运算来工作，这需要太多空间和复杂性，并且此外可能产生多位频率误差，并且因此难以实现。

[0009] 因此，需要一种提供在转换到CMOS之后(例如，在限幅器之后)对输入数据进行操作并且不使用多位算术运算的精确频率采集的方法。

[0010] 以上信息仅是为了增强对本公开的实施例的背景的理解，并且因此可以包含不构成现有技术的信息。发明内容

[0011] 本公开的一些实施例提供了一种用于鉴频器电路的系统和方法。在各个实施例中，鉴频器电路包括：跳变检测器，被配置为接收数据输入并基于数据输入中的跳变提供第一边沿输出；第一电路，被配置为生成第二边沿输出；第二电路，被配置为生成第三边沿输出；以及组合逻辑。在各个实施例中，组合逻辑被配置为：当第一边沿输出、第二边沿输出和第三边沿输出中的至少两个为高时，输出UP输出；并且当第一边沿输出、第二边沿输出和第三边沿输出都为低时，输出DOWN输出。

[0012] 在各个实施例中，第一电路包括第一延迟电路，并且第二电路包括第二延迟电路。

[0013] 在各个实施例中，组合逻辑包括DOWN逻辑和UP逻辑。

[0014] 在各个实施例中，DOWN逻辑包括：具有第一输入、第二输入和第三输入的AND门；第一反相器，被配置为接收第一边沿输出并连接到第一输入；第二反相器，被配置为接收第二边沿输出并连接到第二输入；以及第三反相器，被配置为接收第三边沿输出并连接到第三输入。

[0015] 在各个实施例中，UP逻辑包括：三输入OR门；第一AND门，被配置为接收第一边沿输出和第二边沿输出，并将第一输出提供到三输入OR门的第一输入；第二AND门，被配置为接收第一边沿输出和第三边沿输出，并将第二输出提供到三输入OR门的第二输入；以及第三AND门，被配置为接收第二边沿输出和第三边沿输出，并将第三输出提供到三输入OR门的第三输入。

[0016] 在各个实施例中，组合逻辑进一步包括选择电路，选择电路被配置为根据选择信号对鉴频器到鉴相器的操作进行转换。

[0017] 在各个实施例中，鉴频方法包括：对数据输入进行采样以获得输入数据的奇数数据样本(Dodd)；对数据输入进行采样以获得输入数据的奇数交叉样本(Xodd)；对数据输入进行采样以获得输入数据的偶数数据样本(Deven)；对数据输入进行采样以获得输入数据的偶数交叉样本(Xeven)；根据Dodd、Xodd和Deven生成UP奇数信号；根据Dodd、Xodd和Deven生成DOWN奇数信号；根据Deven、Xeven和Dodd生成UP偶数信号；以及根据Deven、Xeven和Dodd生成DOWN偶数信号。

[0018] 在各个实施例中，根据Dodd、Xodd和Deven生成UP奇数信号包括：根据Dodd和Xodd确定奇数第一边沿信号，其中当Dodd和Xodd具有不同的值时，奇数第一边沿信号为高；根据Xodd和Deven确定奇数第二边沿信号，其中当Xodd和Deven具有不同的值时，奇数第二边沿信号为高；以及当奇数第一边沿信号和奇数第二边沿信号都为高时，输出UP奇数信号。

[0019] 在各个实施例中，根据Dodd、Xodd和Deven生成DOWN奇数信号包括：根据Dodd和Xodd确定奇数第一边沿信号，其中当Dodd和Xodd具有不同的值时，奇数第一边沿信号为高；根据Xodd和Deven确定奇数第二边沿信号，其中当Xodd和Deven具有不同的值时，奇数第二边沿信号为高；以及当奇数第一边沿信号和奇数第二边沿信号都为低时，输出DOWN奇数信号。

[0020] 在各个实施例中，根据Deven、Xeven和Dodd生成UP偶数信号包括：根据Deven和Xeven确定偶数第一边沿信号，其中当Deven和Xeven具有不同的值时，偶数第一边沿信号为高；根据Xeven和Dodd确定偶数第二边沿信号，其中当Xeven和Dodd具有不同的值时，偶数第二边沿信号为高；以及当偶数第一边沿信号和偶数第二边沿信号都为高时，输出UP偶数信号。

[0021] 在各个实施例中，根据Deven、Xeven和Dodd生成DOWN偶数信号包括：根据Deven和Xeven确定偶数第一边沿信号，其中当Deven和Xeven具有不同的值时，偶数第一边沿信号为高；根据Xeven和Dodd确定偶数第二边沿信号，其中当Xeven和Dodd具有不同的值时，偶数第二边沿信号为高；以及当偶数第一边沿信号和偶数第二边沿信号都为低时，输出DOWN偶数信号。

[0022] 在各个实施例中，该方法进一步包括在时间上将Dodd、Xodd和Deven对齐。

[0023] 在各个实施例中，该方法进一步包括在时间上将Deven、Xeven和Dodd对齐。

[0024] 在各个实施例中，该方法进一步包括提供模式选择信号以进入鉴频模式。

[0025] 在各个实施例中，鉴相/鉴频器电路包括：第一限幅器，被配置为根据第一时钟对数据输入进行采样，并输出奇数数据样本(Dodd)；第二限幅器，被配置为根据第二时钟对数据输入进行采样，并输出奇数交叉样本(Xodd)；第三限幅器，被配置为根据第三时钟对数据输入进行采样，并输出偶数数据样本(Deven)；第四限幅器，被配置为根据第四时钟对数据输入进行采样，并输出偶数交叉样本(Xeven)；第一数据对齐电路，被配置为在时间上将Dodd、Xodd和Deven对齐；第二数据对齐电路，被配置为在时间上将Deven、Xeven和Dodd对齐；以及组合逻辑电路。在各个实施例中，组合逻辑被配置为：根据Dodd和Xodd生成第一边沿输出；根据Xodd和Deven生成第二边沿输出；根据Deven和Xeven生成第三边沿输出；根据Xeven和Dodd生成第四边沿输出；当第一边沿输出和第二边沿输出都为高时，生成UP奇数信号；当第一边沿输出和第二边沿输出都为低时，生成DOWN奇数信号；当第三边沿输出和第四边沿输出都为高时，生成UP偶数信号；以及当第三边沿输出和第四边沿输出都为低时，生成DOWN偶数信号。

[0026] 在各个实施例中，组合逻辑进一步包括选择电路，选择电路被配置为根据选择信号对组合逻辑的操作在鉴相模式与鉴频模式之间进行切换。

[0027] 在各个实施例中，选择电路被进一步配置为当选择信号指定鉴相模式时使第二边沿输出和第四边沿输出的值反相。

[0028] 在各个实施例中，选择电路包括第一异或(XOR)门和第二XOR门，第一XOR门被配置为接收第二边沿输出和选择信号，第二XOR门被配置为接收第四边沿输出和选择信号。

[0029] 在各个实施例中，选择电路被进一步配置为根据选择信号使Deven和Dodd反相。

[0030] 在各个实施例中，选择电路包括第一异或(XOR)门和第二XOR门，第一XOR门被配置为接收Deven和选择信号，第二XOR门被配置为接收Dodd和选择信号。附图说明

[0031] 可以从结合附图进行的以下描述更具体地理解一些实施例，其中：

[0032] 图1描绘了现有技术的CDR；

[0033] 图2A描绘了根据各个实施例的示例跳变检测器；

[0034] 图2B包括根据各个实施例的用于图2A的跳变检测器的时序图；

[0035] 图3描绘了根据各个实施例的鉴频器；

[0036] 图4A描绘了根据各个实施例的用于鉴频的组合逻辑的示例实施例；

[0037] 图4B描绘了图4A的组合逻辑当用在根据各个实施例的鉴频器中时的操作的时序图；

[0038] 图5A描绘了示例数据输入和本地生成的数据时钟(dclk)以及本地生成的交叉时钟(xclk)；

[0039] 图5B图示了由鉴频器使用的组合逻辑的实施例；

[0040] 图6描绘了根据各个实施例的鉴频器；

[0041] 图7描绘了根据各个实施例的用于奇数限幅器的时序图和鉴频器的操作；

[0042] 图8描绘了根据各个实施例的具有集成有bang bang鉴相器(BBPD)的鉴频器的示例时钟和数据恢复电路；

[0043] 图9描绘了根据各个实施例的示例组合bang bang鉴相器和鉴频器；

[0044] 图10描绘了根据各个实施例的示例组合bang bang鉴相器和鉴频器；并且[0045] 图11描绘了根据各个实施例的示出用于奇数数据的组合BBPD/鉴频器系统输出的真值表。

具体实施方式

[0046] 通过参考实施例的下面详细描述和附图，可以更容易地理解本发明构思的特征及其实现方法。下文中，将参考附图更详细描述实施例，其中相同的附图标记遍及全文涉及相同的元件。然而，本公开可以以各种不同形式具体化，并且不应理解为仅限于在此所示的实施例。相反，提供这些实施例作为示例以使本公开全面且完整，并且将向本领域技术人员充分传达本公开的方面和特征。因此，为了本公开的方面和特征的完全理解可以不描述对于本领域技术人员并非必要的过程、元件和技术。除非另被注明，否则在整个附图和书面描述中，相同的附图标记表示相同的元件，并且因此，将不再重复其描述。在附图中，为了清楚起见，可以夸大元件、层和区域的相对尺寸。

[0047] 本公开的实施例包括用于时钟和数据恢复(CDR)电路中的高效鉴频器的系统和方法。在各个实施例中，该系统和方法允许检测输入参考频率并与本地时钟(例如，一个或多个振荡器频率)进行比较。例如，在一些实施例中，发射器可以周期性地向接收器供给训练图案。通过根据本地时钟进行操作的一个或多个限幅器对训练图案进行采样。在各个实施例中，高效鉴频器可以被配置为检测信号边沿并利用组合逻辑和先前的边沿来提供指示需要增加或减小本地时钟速度的输出UP或DOWN信号。

[0048] 图2A描绘了根据各个实施例的示例跳变检测器。图2B包括根据各个实施例的用于图2A的跳变检测器的时序图。

[0049] 参考图2A和图2B，在各个实施例中，跳变检测器200可以用于确定输入数据信号何时具有从低到高(例如，从逻辑低到逻辑高)或从高到低(例如，逻辑高到逻辑低)的跳变。在各个实施例中，跳变检测器200可以包括D触发器210、异或(XOR)220和重定时器230。在各个实施例中，D触发器210接收数据信号D并输出延迟数据信号Q。例如，D触发器210的延迟数据信号Q可以延迟一个时钟周期、半个时钟周期、四分之一个时钟周期等。

[0050] 在一些实施例中，重定时器230可以被配置为接收输入数据信号(例如，来自限幅器)并使输入数据信号与本地时钟clk同步。例如，重定时器230也可以包括根据本地时钟clk进行操作的D触发器。由于跳变检测器200也根据本地时钟clk进行操作，并且本地时钟clk可以与正被接收的数据不同步，因此重定时器230允许跳变检测器200中的逻辑精确地进行操作。

[0051] 在各个实施例中，通过XOR 220将当前数据信号D与延迟数据信号Q进行比较来检测边沿(例如，数据信号中的跳变)。例如，参考图2B，当数据信号D从低跳变为高时，第一边沿可以被检测，并且当数据信号D从高跳变为低时，第二边沿可以被检测等。

[0052] 图3描绘了根据各个实施例的鉴频器。

[0053] 参考图3，在各个实施例中，鉴频器300被配置为基于最近的历史中已经发生的边沿的数量来检测输入数据信号的频率。在各个实施例中，鉴频器300包括跳变检测器310、第一延迟电路320、第二延迟电路330和组合逻辑340。

[0054] 在各个实施例中，第一延迟电路320和第二延迟电路330可以是被配置为提供一个时钟周期延迟的延迟电路，然而，在一些实施例中，第一延迟电路320和第二延迟电路330可以被配置为提供半个时钟周期延迟或四分之一个时钟周期延迟。例如，在各个实施例中，第一延迟电路320和第二延迟电路330可以是D触发器，然而，在其他实施例中，可以利用其他延迟电路。在各种其他实施例中，延迟电路可以不是必需的。例如，如下面将讨论的，在一些实施例中，可以使用由多个相移时钟进行采样的信号来代替延迟电路。

[0055] 在各个实施例中，组合逻辑340被配置为接收跳变检测器310的输出(edge0)、来自第一延迟电路320的第一延迟边沿(edge1)以及来自第二延迟电路330的第二延迟边沿(edge2)。例如，第一延迟电路320接收跳变检测器310的当前输出，并输出跳变检测器310的前一输出(例如，1个时钟周期之前的输出)。类似地，第二延迟电路330接收来自第一延迟电路320的输出(例如，1个时钟周期之前的跳变检测器310的输出)，并输出第一延迟电路320的前一输出(例如，2个时钟周期之前的跳变检测器310的输出)。跳变检测器310、第一延迟电路320和第二延迟电路330中的每个可以根据本地时钟(例如，来自压控振荡器)进行操作。

[0056] 在各个实施例中，组合逻辑340可以利用这些输入，并使用单位逻辑功能生成指示当前生成的频率是低于目标还是高于目标的UP输出UP和DOWN输出DN。在各个实施例中，UP输出UP和DOWN输出DN可以指示当前时钟正确、对数据进行采样太快或对数据进行采样太慢。例如，当当前时钟正确时，组合逻辑340可以不提供输出。当当前时钟太快地对数据进行采样时，组合逻辑340提供DOWN输出DN。相反，当当前时钟太慢地对数据进行采样时，组合逻辑340生成UP输出UP。因此，频率误差可以被编码为1位UP/DOWN流的平均值。

[0057] 图4A描绘了根据各个实施例的用于鉴频的组合逻辑的示例实施例。图4B描绘了图4A的组合逻辑当用在根据各个实施例的鉴频器中时的操作的时序图。

[0058] 参考图4A和图4B，在各个实施例中，组合逻辑400可以被配置为确定本地生成的时钟何时以正确的速度进行操作。例如，发射器可以发送用于设置本地时钟的训练图案。在各个实施例中，训练图案可以是六个时钟周期的长度。在一些实施例中，训练图案可以具有更长或更短的周期。

[0059] 在各个实施例中，组合逻辑400可以利用当前跳变检测器输出信号(edge0)、第一延迟信号(edge1)和第二延迟信号(edge2)来确定本地生成的时钟何时以正确的速度进行操作。在各个实施例中，组合逻辑400包括DOWN逻辑410和UP逻辑420，用于确定本地生成的时钟何时太快和太慢地进行操作。例如，组合逻辑400被配置为：当本地时钟太快地对输入数据流进行采样(例如，时钟太快)时，提供DOWN输出DN，并且当本地时钟太慢地对输入数据流进行采样(例如，时钟太慢)时，提供UP输出UP。

[0060] 在各个实施例中，DOWN逻辑410可以例如被配置为确定何时输入值(edge0、edge1和edge2)都不为高。可以使用数字逻辑门的任意组合做出该确定。例如，在各个实施例中，DOWN逻辑410包括具有反相输入的AND门，并且被配置为在第一输入处接收edge0，在第二输入处接收edge1，并且在第三输入处接收edge2。因此，当edge0、edge1和edge2都不为高时，AND门提供高输出。应该理解，在各个实施例中，可以利用等效逻辑电路来提供相同的输出。例如，反相器和AND门可以用或非门或其他逻辑门代替，以提供等效的功能。

[0061] 在各个实施例中，UP逻辑420可以例如被配置为确定何时输入值(edge0、edge1和edge2)中的至少两个为高。在各个实施例中，UP逻辑420包括第一AND门、第二AND门、第三AND门以及OR门。在这些实施例中，第一AND门接收edge0和edge1，第二AND门接收edge1和edge2，并且第三AND门接收edge0和edge2。每个AND门的输出然后被提供到OR门。因此，如果三个输入值中的两个为高，则UP逻辑420将提供高输出(例如，UP输出)。

[0062] 参考图4B，描绘了示出根据各个实施例的组合逻辑400的操作的时序图。在各个实施例中，鉴频器可以被供给作为训练信号的数据信号D。例如，发送设备可以周期性地发送训练信号或图案以有助于接收器中的时钟的同步。在一些实施例中，可以在初始化时段期间发送训练信号，并且在一些实施例中，可以周期性地发送训练信号。例如，在显示器的情况下，可以与显示数据的每个新帧一起发送训练信号。在所描绘的示例中，接收的训练信号D被示出为具有变化的时间长度的多个低输出和高输出，然而，训练信号D可以是被配置用于执行鉴频的任何信号。例如，训练图案可以是被配置用于鉴频器的0和1的周期序列。在各个实施例中，图4A的鉴频器可以具有000000111111的训练图案，而用于下面描述的鉴频器的训练图案可以具有010101010101的训练图案。

[0063] 如图4B所示，第一数据跳变使edge0的值跳变为高值一个时钟周期。edge1的值为前一时钟周期中edge0的值。因此，在edge0跳变为高之后一个时钟周期(例如，本地时钟)，edge1的值跳变为高值。类似地，edge2的值是两个周期之前开始的edge0的值(以及一个周期之前开始的edge1的值)。因此，在edge1的值跳变为高之后一个时钟周期(以及在edge0跳变为高之后两个时钟周期)，edge2的值从低跳变为高。在第七时钟周期，edge0为低，edge1为低，并且edge2为低。因此，由DOWN逻辑410提供指示本地时钟太快地对数据进行采样的DOWN输出DN。类似地，在第十一时钟周期，edge0、edge1和edge2的值都为低。因此，由DOWN逻辑410提供另一DOWN输出DN。在第十四时钟周期，edge0和edge2都为高，因此UP逻辑420提供表示本地时钟导致太慢地对输入数据进行采样的UP输出UP。类似地，在第十六时钟周期，edge0和edge2的值再次为高，并且UP逻辑420提供另一UP信号。

[0064] 图5A描绘了示例数据输入(Din)、本地生成的数据时钟(dclk)以及本地生成的交叉时钟(xclk)。图5B图示了由鉴频器使用的组合逻辑的实施例。

[0065] 参考图5A，在各个实施例中，数据时钟可以领先交叉时钟四分之一个时钟周期。在各个实施例中，数据时钟和交叉时钟的奇数边沿和偶数边沿可以由鉴频器使用。在各个实施例中，鉴频器可以被配置为根据具有等于一个时钟周期的周期的训练图案010101010101进行操作。可以根据数据时钟和交叉时钟中的跳变对输入数据进行采样。例如，可以在数据时钟(dclk)的第一跳变(例如，向上跳变或正跳变)处对输入数据进行采样，并且将采样的数据标记为Dodd。在交叉时钟(xclk)的第一跳变(例如，向上跳变或正跳变)处采样的输入数据被标记为Xodd。在数据时钟(dclk)的第二跳变(例如，向下跳变或负跳变)处采样的输入数据被标记为Deven，并且在交叉时钟(xclk)的第二跳变(例如，向下跳变或负跳变)处采样的输入数据被标记Xeven。换句话说，奇数边沿可以是向上跳变，并且偶数边沿可以是向下跳变。

[0066] 参考图5B，在各个实施例中，组合逻辑可以被配置为通过使用奇数跳变和偶数跳变确定edge0和edge1并且然后应用另外的逻辑来确定本地时钟频率是否正确。例如，edge1可以等于Dodd XOR Xodd，并且edge0可以等于Xodd XOR Deven。边沿信号(edge0和edge1)可以用于生成UP值和DOWN值。例如，在各个实施例中，当边沿信号的值相同时，UP输出UP或DOWN输出DN被提供。例如，当edge0和edge1都为逻辑零时，本地生成的时钟Fclk太快地(例如，太高)进行操作并且DOWN信号被生成。类似地，当edge0和edge1为逻辑1时，本地生成的时钟Fclk太慢地(例如，太低)进行操作并且UP信号可以被生成。

[0067] 图6描绘了根据各个实施例的鉴频器。

[0068] 参考图6，在各个实施例中，鉴频器600可以被配置为利用具有等于一个系统时钟周期的周期的训练图案。在各个实施例中，可以使用包括第一数据时钟dclkp、第二数据时钟dclkn、第一交叉时钟xclkp和第二交叉时钟xclkn的四个时钟对输入数据Din进行采样。在各个实施例中，时钟中的每个可以间隔90度。例如，在一些实施例中，第一数据时钟dclkp可以与dclk的正跳变对应，并且第二数据时钟dclkn可以与dclk的负跳变对应。类似地，第一交叉时钟xclkp可以与xclk的正跳变对应，并且第二交叉时钟xclkn可以与xclk的负跳变对应。在各个实施例中，鉴频器600可以连接到用于对输入数据信号Din进行采样的一个或多个数据和交叉限幅器610-616。例如，数据和交叉限幅器610-616被配置为接收输入数据流并根据本地时钟中的一个进行操作。例如，第一数据限幅器610可以根据第一数据时钟(dclkp)进行操作，第一交叉限幅器612可以根据第一交叉时钟(xclkp)进行操作，第二数据限幅器614可以根据第二数据时钟(dclkn)进行操作，并且第二交叉限幅器616可以根据第二交叉时钟(xclkn)进行操作。在各个实施例中，第一数据限幅器610可以被配置为根据第一数据时钟dclkp的上升沿对数据进行采样并输出Dodd，第一交叉限幅器612可以被配置为根据第一交叉时钟xclkp的上升沿对数据进行采样并输出Xodd，第二数据限幅器614可以被配置为根据第二数据时钟dclkn的上升沿对数据进行采样并输出Deven，并且第二交叉限幅器616可以被配置为根据第二交叉时钟xclkn的上升沿对数据进行采样并输出Xeven。

[0069] 如上面所讨论的，时钟分别间隔90度。例如，在各个实施例中，Dodd可以提前Xodd四分之一个周期(例如，90度)，Xodd提前Deven四分之一个周期。因此，数据对齐电路620可以将Dodd延迟半个周期并且将Xodd延迟四分之一个周期以使它们与Deven对齐。类似地，数据对齐电路622可以将Deven延迟半个周期并且将Xeven延迟四分之一个周期以使它们与Dodd对齐。

[0070] 在各个实施例中，采样并对齐的数据(Dodd1、Xodd1、Deven1、Xeven1)可以被供给到组合逻辑630。在各个实施例中，组合逻辑630被配置为生成偶数和奇数UP信号和DOWN信号。例如，与参考图5A和图5B描述的实施例类似，组合逻辑630可以被配置为确定两个相邻数据样本何时相同。例如，组合逻辑630可以确定输入数据流Din的值针对两个连续边沿何时相同，以生成边沿信号(例如，edge0_even/odd和edge1_even/odd)并且然后比较边沿以确定是否应调整本地时钟。

[0071] 在各个实施例中，组合逻辑630包括第一XOR 632、第二XOR 634、第三XOR 636、第四XOR 638、第一AND 640、第二AND 642、第三AND 644和第四AND 646。在各个实施例中，第一XOR 632接收Dodd1和Xodd1并输出edge1_odd，第二XOR 634接收Xodd1和Deven1并输出edge0_odd，第三XOR 636接收Deven2和Xeven2并输出edge1_even，并且第四XOR 638接收Xeven2和Dodd2并输出edge0_even。在各个实施例中，AND门640-646被配置为确定edge0和edge1何时都为逻辑高或都为逻辑低。例如，如果edge0和edge1都为高，则生成UP输出。相反，当edge0和edge1都为低时，生成DOWN输出。在各个实施例中，第一AND 640接收edge1_odd和edge0_odd并输出UP_odd，并且第二AND 642接收反相edge1_odd和反相edge0_odd并输出DN_odd。类似地，第三AND 644接收edge1_even和edge0_even并输出UP_even，并且第四AND 646接收反相edge1_even和反相edge0_even并输出DN_even。如上面所讨论的，XOR门632-638和AND门640-646可以被任何功能等效的逻辑门代替。

[0072] 图7描绘了根据各个实施例的用于奇数限幅器的时序图和鉴频器的操作。

[0073] 参考图7，在各个实施例中，鉴频器可以接收包含训练图案的数据信号Din。在该示例中，描绘了奇数限幅器的值。因此，Dodd、Xodd和Deven用作用于确定edge1_odd和edge0_odd以及随后的UP_odd和DN_odd的输入。在各个实施例中，Dodd根据第一数据时钟dclkp被采样，Xodd根据第一交叉时钟xclkp被采样，并且Deven根据第二数据时钟dclkn被采样。如上所述，时钟dclkp、xclkp和dclkn(以及未示出的xclkn)可以是90度异相。在该实施例中，第一数据时钟dclkp使第一数据限幅器610首先对输入数据流Din进行采样，第一交叉时钟xclkp使第一交叉限幅器612其次对输入数据流Din进行采样，并且第二数据时钟dclkn使得第二数据限幅器614再次对输入数据流Din进行采样。数据对齐620然后可以用于使Dodd、Xodd和Deven对齐以进行进一步处理。

[0074] 在该示例中，在第一时刻t0处，Dodd变低，因为第一数据时钟dclkp使第一数据限幅器610在数据流Din为低时对数据流Din进行采样。相反，在第一时刻t0处，Xodd和Deven都跳变为高，因为第一交叉时钟xclkp使第一交叉限幅器612在数据流Din为高时对数据流Din进行采样，并且第二数据时钟dclkn类似地使第二数据限幅器614在数据流Din的值为高时对数据流Din进行采样。因此，edge1_odd跳变为高并且edge0_odd跳变为低(例如，因为edge1_odd等于Dodd XOR Xodd，并且edge0_odd等于Xodd XOR Deven)。由于edge1_odd为高并且edge0_odd为低，因此没有检测到频率误差，并且UP_odd和DN_odd的输出均为低，指示本地时钟具有用于输入数据流Din的正确频率。

[0075] 在各个实施例中，本地时钟可能太慢并且因此太慢地对输入数据流Din进行采样。例如，在时刻t1处，Dodd为低，因为第一数据时钟dclkp使第一数据限幅器610在数据流Din为低时对数据流Din进行采样。类似地，Xodd为高，因为第一交叉时钟xclkp使第一交叉限幅器612在数据流Din为高时对数据流Din进行采样。在该示例中，Deven也为低，因为第二数据时钟dclkn使第二数据限幅器614在数据流Din为低时对数据流Din进行采样。因此，在各个实施例中，edge1_odd和edge0_odd的值都可以为高，并且UP_odd信号可以被输出以提高本地时钟速度。相反，在各个实施例中，本地时钟可能太快并且系统因此太快地对输入数据流Din进行采样。例如，在时刻t2，edge1_odd和edge0_odd都为低，因为Dodd、Xodd和Deven每个都为低，导致DOWN信号。类似地，在时刻t3，DN_odd可能再次为高，因为edge1_odd和edge0_odd再次为低。如在时刻t2和t3处观察到的数据跳变的缺乏指示与数据流Din的训练图案相比，时钟频率太快。

[0076] 图8描绘了根据各个实施例的具有集成有bang bang鉴相器(BBPD)的鉴频器的示例时钟和数据恢复电路。

[0077] 参考图8，在各个实施例中，时钟和数据恢复电路800可以包括与bang bang鉴相器820集成的鉴频器830。在各个实施例中，鉴频器830可以与bang bang鉴相器820类似地进行操作。例如，bang bang鉴相器820和鉴频器830每个可以连接到根据本地时钟进行操作的一个或多个限幅器810(例如，上面参考图6描述的数据和交叉限幅器610-616)。在各个实施例中，BBPD 820和鉴频器830可以根据edge0和edge1进行操作。

[0078] 在各个实施例中，BBPD 820可以进行操作使得当edge0和edge1都为低时，BBPD 820不提供输出。当edge1为低并且edge0为高时，BBPD 820可以输出DN。相反，当edge1为高并且edge0为低时，BBPD 820可以输出UP。因此，在各个实施例中，如果edge0被反相，则鉴频器830以与BBPD 820相同的方式进行操作。

[0079] 在各个实施例中，时钟和数据恢复电路800可以包括相位/频率选择电路835。例如，在各个实施例中，相位/频率选择电路835可以包括被配置为接收模式选择信号(例如，BBPD/ )的AND门。模式选择信号在频率采集模式下禁用比例控制路径855。例如，当模式选择信号为低(指示频率采集模式)时，鉴频器830的输出仅驱动积分器850，而当模式选择信号为高(指示相位采集/跟踪模式)时，相位/频率选择电路835的输出跟踪BBPD 820的输出，从而也激活比例控制路径855。这允许时钟和数据恢复电路800被设置为在频率采集模式下进行操作(例如，使用鉴频器830进行操作)或者在相位采集/跟踪模式下进行操作(例如，使用BBPD 820进行操作)。

[0080] 在各个实施例中，时钟和数据恢复电路800可以包括与积分器850(例如，电荷泵)结合使用的抽取器840，以在BBPD操作期间将调整电压提供到VCO 860。抽取器840将抽取的上信号(例如，UP_decim)和抽取的下信号(例如，DN_decim)供给到积分器。

[0081] 图9描绘了根据各个实施例的示例组合bang bang鉴相器和鉴频器。

[0082] 参考图9，在各个实施例中，组合BBPD/鉴频器900可以根据模式选择信号(例如，BBPD/ )在鉴频模式与鉴相模式之间切换。在各个实施例中，模式选择信号可以被配置为触发XOR门以选择组合BBPD/鉴频器900何时作为BBPD或鉴频器进行操作。例如，组合BBPD/鉴频器900包括与上面讨论的鉴频器600相同或相似的部件中的许多部件。例如，组合BBPD/鉴频器900包括根据时钟dclkp、xclkp、dclkn和xclkn进行操作的限幅器910-916。在各个实施例中，数据对齐电路920、922使限幅器910-916的输出相位对齐。

[0083] 在各个实施例中，组合逻辑930被配置为在鉴相模式和鉴频模式两者期间生成偶数和奇数UP信号和DOWN信号。例如，与参考图6描述的实施例类似，组合逻辑930可以被配置为确定两个相邻Din样本何时相同，产生信号edge1_odd/edge1_even和edge0_odd/edge0_even。然而，根据模式，edge0的值可以反相。例如，当启用BBPD模式时，edge0的值可以反相(例如，使用XOR门)。在各个实施例中，与图6的实施例类似，组合逻辑930包括第一XOR 932、第二XOR 934、第三XOR 936、第四XOR 938、第一AND 940、第二AND 942、第三AND 944和第四AND 946。在各个实施例中，组合逻辑930也包括用于根据模式选择信号在BBPD与鉴频模式之间进行切换操作的一个或多个选择电路948、950。例如，在各个实施例中，选择电路948、950可以包括第五XOR 948和第六XOR 950，各自被配置为接收模式选择信号并相应地使edge0_even/edge0_odd值反相。

[0084] 例如，在各个实施例中，第五XOR 948可以接收edge0_odd信号和模式选择信号，并将输出提供到第一AND 940和第二AND 942。类似地，第六XOR 950可以接收edge0_even信号和模式选择信号，并将输出提供到第三AND 944和第四AND 946。因此，模式选择信号可以用于触发BBPD/鉴频器900在作为BBPD或鉴频器之间的操作。

[0085] 图10描绘了根据各个实施例的示例组合bang bang鉴相器和鉴频器。

[0086] 参考图10，在各个实施例中，组合BBPD/鉴频器1000可以根据模式选择信号(例如，BBPD/ )在鉴频模式与鉴相模式之间切换。在各个实施例中，模式选择信号可以被配置为触发XOR门以选择组合BBPD/鉴频器1000何时作为BBPD或鉴频器进行操作。例如，组合BBPD/鉴频器1000包括与鉴频器600和组合BBPD/鉴频器900(每个在上面讨论过)相同或相似的部件中的许多部件。例如，组合BBPD/鉴频器1000包括根据时钟dclkp、xclkp、dclkn和xclkn进行操作的限幅器1010-1016。在各个实施例中，数据对齐电路1020、1022使限幅器1010-1016的输出相位对齐。

[0087] 在各个实施例中，组合逻辑1030被配置为生成偶数和奇数UP信号和DOWN信号。例如，与参考图6描述的实施例类似，组合逻辑1030可以被配置为确定两个相邻Din样本何时相同。然而，根据模式，Deven和Dodd的值可以在被XOR门1040、1042和1034、1036使用之前被反相。第七XOR 1052和第八XOR 1054被配置为在BBPD模式下传递Deven1和Dodd2的值，并且在鉴频模式下使Deven1和Dodd2的值反相。

[0088] 在各个实施例中，组合逻辑1030包括第一XOR 1032、第二XOR 1034、第三XOR 1036、第四XOR 1038、第五XOR 1040、第六XOR 1042、第一AND 1044、第二AND 1046、第三AND
1048和第四AND 1050。如上所述，在各个实施例中，组合逻辑1030也包括被配置用于根据模式选择信号切换BBPD模式与鉴频模式之间的操作的第七XOR 1052和第八XOR 1054。

[0089] 例如，在各个实施例中，第七XOR 1052可以接收Deven1信号和模式选择信号(例如，反相模式选择信号)并且将输出提供到第二XOR 1034和第三XOR 1036。类似地，第八XOR 1054可以接收Dodd2信号和模式选择信号(例如，反相模式选择信号)并且将输出提供到第五XOR 1040和第六XOR 1042。在各个实施例中，第一AND 1044接收第一XOR 1032和第三XOR
1036的输出，第二AND 1046接收第二XOR 1034和第三XOR 1036的输出，第三AND 1048接收第四XOR 1038和第六XOR 1042的输出，并且第四AND 1050接收第五XOR 1040和第六XOR
1042的输出。

[0090] 在各个实施例中，第三XOR 1036被配置为接收Dodd1信号和第七XOR 1052的输出。第六XOR 1042被配置为接收Deven2信号和第八XOR 1054的输出。

[0091] 图11描绘了根据各个实施例的示出用于奇数数据的组合BBPD/鉴频器系统输出的真值表。本领域技术人员应该理解，可以生成用于偶数数据的可比较的真值表。

[0092] 参考图11，在各个实施例中，BBPD/鉴频器可以被配置为在BBPD模式或鉴频器模式下进行操作。在该示例中，1表示逻辑高输出，并且0表示逻辑低输出。例如，当作为鉴频器操作时，当Dodd、Xodd和Deven都为零时，edge0和edge1也将具有零的值，并且DN输出将等于1，即，将被断言。但是，当作为BBPD操作时，相同的输入将导致DN输出等于0。

[0093] 在之前的描述中，为了说明的目的，阐述了很多具体细节以提供各个实施例的全面理解。然而，显然，各个实施例可以在没有这些具体细节的情况下或在一个或多个等同布置下实践。在其他实例中，以框图的形式示出众所周知的结构和设备，以便避免不必要地模糊各个实施例。

[0094] 将理解，当元件、层、区域或部件被称为位于另一元件、层、区域或部件“上”、“连接到”或“耦接到”另一元件、层、区域或部件时，该元件、层、区域或部件可以直接位于其他元件、层、区域或部件上，直接连接到或耦接到其他元件、层、区域或部件，或者可以存在一个或多个中间元件、层、区域或部件。然而，“直接连接/直接耦接”是指一个部件直接连接或耦接另一部件而没有中间部件。同时，诸如“之间”、“紧邻”或“邻近”以及“直接邻近”的描述部件之间的关系的其他表达可以被类似地解释。另外，还将理解，当元件或层被称为在两个元件或层“之间”时，其可以是这两个元件或层之间的唯一元件或层，或者也可以存在一个或多个中间元件或层。

[0095] 本文所使用的术语的目的仅在于描述特定的实施例，并不意在限制本公开。如本文中使用的，单数形式的“一”意在也包括复数形式，除非上下文另有明确指示。将进一步理解，术语“包括”、“具有”和“包含”在本说明书中使用时指明存在所陈述的特征、整体、步骤、操作、元件和/或部件，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或它们的组的存在或附加。如本文中使用的，术语“和/或”包括一个或多个相关所列项目的任意和所有组合。

[0096] 如本文中使用的，术语“基本上”、“大约”、“近似”和类似术语用作近似的术语而非程度的术语，并且意在考虑本领域普通技术人员将认识到的测量或计算的值中的固有偏差。如本文中使用的，“大约”或“近似”包括所述值并且意指在由本领域普通技术人员所确定的对于特定值的偏差的可接受范围内，考虑所讨论的测量以及与特定量的测量相关联的误差(即，测量系统的限制)。例如，“大约”可以意指在一个或多个标准偏差内，或者在所述值的±30％、20％、10％、5％内。进一步，当描述本公开的实施例时，“可以”的使用涉及“本公开的一个或多个实施例”。如本文中使用的，术语“使用”可被认为与术语“利用”同义。此外，术语“示例性”意指示例或图示。

[0097] 当某一实施例可被不同地实现时，特定工艺顺序可以以不同于所描述的顺序被执行。例如，两个连续描述的工艺可以基本同时被执行，或以与所描述的顺序相反的顺序被执行。

[0098] 在本文中参考截面图示描述了各个实施例，该截面图示是实施例和/或中间结构的示意性图示。这样，作为例如制造技术和/或公差的结果，可以预期图示形状之间的变化。此外，本文中公开的具体结构或功能描述仅仅是说明性的，用于描述根据本公开的构思的实施例的目的。因此，本文所公开的实施例不应被解释为限于具体图示的区域形状，而将包括由例如制造导致的形状的偏差。例如，图示为长方形的注入区域将通常具有圆形或曲线特征和/或在其边缘具有注入浓度的梯度，而非从注入到非注入区域的二元变化。同样地，通过注入所形成的掩埋区域可在该掩埋区域和发生注入所经过的表面之间的区域中导致一些注入。因此，在图中所示的区域实际上是示意性的，它们的形状不意在图示设备的区域的实际形状，并且不意在限制。

[0099] 根据本文中描述的本公开的实施例的电子或电气设备和/或任何其他相关设备或部件可以利用任何合适的硬件、固件(例如专用集成电路)、软件、或软件、固件和硬件的组合来实现。例如，这些设备的各种部件可以被形成在一个集成电路(IC)芯片上或者在单独的IC芯片上。此外，这些设备的各种部件可以在柔性印刷电路膜、带载封装(TCP)、印刷电路板(PCB)上实现，或者被形成在一个基板上。此外，这些设备的各种部件可以是在一个或多个计算设备中一个或多个处理器上运行的、执行计算机程序指令并与其他系统部件交互以执行本文中描述的各功能的进程或线程。计算机程序指令被存储在存储器中，该存储器可使用标准存储设备在计算设备中实现，诸如例如随机存取存储器(RAM)。计算机程序指令还可以被存储在其他非暂时性计算机可读介质中，诸如例如CD-ROM、闪存驱动器等。此外，本领域技术人员应认识到各种计算设备的功能可以被组合或集成到单个计算设备，或特定计算设备的功能可以在一个或多个其他计算设备上分布，而不脱离本公开的示例性实施例的精神和范围。

[0100] 除非另有限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属的技术领域的普通技术人员所通常理解的含义相同的含义。将进一步理解，诸如那些在常用字典中限定的术语应该被解释为具有与它们在相关领域和/或本说明书的上下文中的含义一致的含义，而不应以理想化或过于正式的意义来解释，除非本文中明确地如此限定。

[0101] 前述是示例实施例的说明，并且不应解释为对示例实施例的限定。尽管已经描述了几个示例实施例，本领域技术人员将易于知晓，在示例实施例中许多修改是可能的，而并未实质上脱离示例实施例的创新教导和优点。因此，所有这样的修改意在包括在如权利要求中所限定的示例实施例的范围内。在权利要求中，装置加功能从句意在覆盖本文中描述的执行所记载的功能的结构，不仅覆盖结构性等同物还覆盖等同的结构。因此，应该理解，前述是示例实施例的说明，并且不应解释为限于所公开的特定实施例，并且对于所公开示例实施例以及其他示例实施例的修改意在包括在所附权利要求的范围内。本发明构思由所附权利要求限定，其中包括权利要求的等同物。

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