技术领域
[0001] 本
发明涉及一种雷达
信号处理方法，具体是指一种基于FPGA(现场可编程
门阵列，Field-Programmable Gate Array)的多路副载波数字鉴频与解调方法。
背景技术
[0002] 雷达导引头的指令接收机的主要功能是：完成对线性中频信号的信息处理，鉴频得到副载波信号；完成照射器
辐射信号中传送的无线电修正指令信息的解调，并发送给雷达导引头的
数字信号处理机。传统的
鉴频器多为模拟鉴频器，其缺点主要是中心
频率和鉴频灵敏度会随
温度变化而发生漂移，鉴频特性曲线的线性度较差，只能在中心频率附近保持较好的线性鉴频斜率，因此影响鉴频带宽。由于模拟鉴频器的这些缺点是模拟
电路固有的缺点，因此很难加以改善。
[0003] 目前，
专利CN102545891A(“数字信号鉴频器及鉴频方法”)公开了一种数字信号鉴频器及鉴频方法。该数字信号鉴频器能根据当前积分时元的积分结果直接估计出频偏值，而无需等待历史积分时元的结果，从而消除了数据比特跳变对常规鉴频器的负面影响。但是该方案对本地载波要求较高，需要获取预设频偏，并对本地中频信号进行调整，较为复杂。
[0004] 专利CN103986418A(“一种数字鉴频器及其鉴频方法”)公开了一种数字鉴频器，其以模拟的乘积型
相位鉴频器为
基础建立数字模型。所述鉴频器包括数据规整器、数字
移相器、数字乘法器和数字低通
滤波器，所述数据规整器、数字乘法器和数字
低通滤波器顺次连接，所述数字移相器一端与数据规整器连接，另一端与数字乘法器连接。该方案的调频
波形可以是任意形式的调频波，具有更广泛的适用性和更大的灵活性，但是该发明没有介绍一种简单有效的解调方案。
[0005] 专利CN107769770A(“一种数字中频鉴频器”)公开了一种数字中频鉴频器，其结构包括一号引脚、前保护
外壳、工作指示灯、显示器、后保护外壳、中保护外壳、工作
开关键、第二引脚、磁芯、绕组、保险丝、电路线、保险
电阻、保护外壳、显示屏、电线、固定
支撑泡沫，保护外壳内设有磁芯、绕组，绕组设有十二组，均设于磁芯四周，磁芯底面与电路线中部凹槽
焊接，电路线是中部为凹槽的不规则四方体，显示屏焊接与前保护外壳顶面。该方案通过上述部件的互相组合，在设备进行测试频率时，无需通过外设显示器来显示所测试显示的频率，大大减少了工作人员的工作时间，增加了设备测试频率的速度，实用性较高。但其局限在于，该鉴频器为模拟鉴频器，受温度等因素影响较大，实施较为不方便，
稳定性和抗噪性能差。
[0006] 2008年第4期的《重庆大学学报》期刊中公开文献《基于FPGA的数字化频分副载频解调器分析》，介绍了数字化副载频解调器的基本原理、设计方案和一种新的分布式
算法(Distributed Arithmetic，DA)，结合
数字滤波器的特点，采用FPGA技术方法给予实现。该方案利用可编程逻辑阵列技术实现副载频解调器的数字化处理，能较好地解决
信号处理，但该方法对数据进行了降速处理，降低了副载波信号的解调
精度。
[0007] 2003年第1期的《制导与引信》期刊中公开文献《数字鉴频器的原理与应用》，介绍了一种数字鉴频器的工作原理，通过数字鉴相和相位微分来实现数字鉴频，并介绍了实现方法和实测结果。测试结果表明：数字鉴频器具有稳定性好、鉴频精度高、鉴频斜率线性度理想、鉴频范围宽等优点。但该文献没有介绍一种简单有效的副载波信号解调方案。
[0008] 基于上述，本发明提出了一种基于FPGA的多路副载波数字鉴频与解调方法，旨在使用基于FPGA的数字化鉴频方法实现对中频信号的鉴频功能，能够实现精确、稳定的测频功能，另外对多路副载波信号实现基于FPGA的解调，方案简单有效，便于更好的应用于工程实践中。
发明内容
[0009] 本发明的目的是提供一种基于FPGA的多路副载波数字鉴频与解调方法，采用数字鉴频器对多路副载波信号实现精确稳定的鉴频，并通过FPGA简单有效的实现多路副载波信号的解调。
[0010] 为实现上述目的，本发明提供一种基于FPGA的多路副载波数字鉴频与解调方法，包含以下步骤：
[0011] S1、混合多路副载波的中频信号经过A/D
采样后，分别通过上
带通滤波器得到第一I路信号和第一Q路信号，以及通过下带通滤波器得到第二I路信号和第二Q路信号；
[0012] S2、计算第一I路信号和第一Q路信号的第一平方根，计算第二I路信号和第二Q路信号的第二平方根，并对第一平方根和第二平方根进行相减运算，得到副载波信号，并鉴频得到副
载波频率；
[0013] S3、采用总带通滤波器，滤除副载波信号中的高频分量和低频分量；
[0014] S4、采用多个窄带带通滤波器分别对副载波信号进行滤波处理，分别得到含有某一路副载波频率的调制信号，将每个调制信号与
本振信号进行混频处理，获得两路
正交信号；
[0015] S5、对每路副载波信号，对混频后得到的两路正交信号进行平方相加取包络处理，并经由比较判决器进行比较，对解调得到的码元宽度小于预设要求的信号进行剔除，得到指令代码。
[0016] 所述的S1中，上带通滤波器和下带通滤波器均作为鉴频滤波器，并且组合构成数字鉴频器。
[0017] 所述的上带通滤波器的中心频率通过将中频信号频率向右平移得到；所述的下带通滤波器的中心频率通过将中频信号频率向左平移得到。
[0018] 所述的S3中，总带通滤波器的
通带频率
覆盖多路副载波的中心频率。
[0019] 所述的S4中，本振信号由FPGA的直接数字式频率合成器产生，并对该本振信号进行正交处理，再分别与调制信号进行混频。
[0020] 所述的S4中，窄带带通滤波器的数量与副载波信号的路数相一致。
[0021] 所述的S4中，各个窄带带通滤波器的中心频率错开设置。
[0022] 所述的S4中，还包含：采用低通滤波器滤除两路正交信号中的高频分量。
[0023] 所述的S5中，还包含：对得到的指令代码进行虚警处理。
[0024] 综上所述，本发明所提供的基于FPGA的多路副载波数字鉴频与解调方法，采用基于FPGA的数字鉴频器对多路副载波信号进行鉴频，并通过FPGA实现多路副载波信号的解调。本发明与
现有技术相比，具有以下优点：使用基于FPGA的数字化鉴频方法相对于模拟鉴频器具有更加灵活和稳定的特性，不仅抗噪性能较强，还可节省空间和成本；对多路副载波信号实现基于FPGA的解调，简单有效，便于更好的应用于工程实践中。
附图说明
[0025] 图1为本发明中的基于FPGA的多路副载波数字鉴频与解调方法的具体
流程图；
[0026] 图2为本发明中的鉴频滤波器的幅频响应曲线示意图；
[0027] 图3为本发明中的鉴频器的鉴频曲线示意图；
[0028] 图4为本发明中的总带通滤波器的幅频响应曲线示意图；
[0029] 图5为本发明中的各个窄带带通滤波器的幅频响应曲线示意图；
[0030] 图6为本发明中的低通滤波器的幅频响应曲线示意图。
具体实施方式
[0031] 以下结合图1～图6，通过优选
实施例对本发明的技术内容、构造特征、所达成目的及功效予以详细说明。
[0032] 如图1所示，为本发明所提供的基于FPGA的多路副载波数字鉴频与解调方法，包含以下步骤：
[0033] S1、混合多路副载波的中频信号经过A/D(模拟/数字)采样后，分别通过上带通滤波器的滤波处理，得到第一I路(同相分量)信号和第一Q路(
正交分量)信号，以及通过下带通滤波器的滤波处理，得到第二I路信号和第二Q路信号。
[0034] 其中，所述的上带通滤波器和下带通滤波器均作为鉴频滤波器，并且组合构成数字鉴频器。
[0035] 其中，所述的上带通滤波器和下带通滤波器均采用复数带通滤波器。
[0036] 在本发明的优选实施例中，所述的中频信号采用混合5路副载波的调制在频率为5.525MHz的中频信号，并以此为例，详细阐述本发明方法的鉴频与解调方法。
[0037] 在本发明的优选实施例中，所述的上带通滤波器是一个以中频信号频率5.525MHz为中心的带通滤波器向右平移500kHz得到的，即该上带通滤波器的通带中心由中频信号频率5.525MHz加上500kHz得到。同时，所述的下带通滤波器是一个以中频信号频率5.525MHz为中心的带通滤波器向左平移500kHz得到的，即该下带通滤波器的通带中心由中频信号频率5.525MHz减去500kHz得到。并且，所述的上带通滤波器和下带通滤波器的单边带宽均为429kHz，
阻带均为759kHz。详细的，上带通滤波器和下带通滤波器的参数设计如下述表1所示，其作为鉴频滤波器的幅频响应曲线如图2所示，组合构成鉴频器的鉴频曲线如图3所示。
[0038]
[0039] 表1、鉴频滤波器的设计参数表
[0040] 其中，所述的采样速率采用fc中频信号的频率，在本实施例中，该fc为5.525MHz。
[0041] S2、计算第一I路信号和第一Q路信号的第一平方根，计算第二I路信号和第二Q路信号的第二平方根，并且对第一平方根和第二平方根进行相减运算，得到并输出副载波信号，并鉴频得到副载波信号的副载波频率。
[0042] S3、采用总带通滤波器，滤除副载波信号中的高频分量和低频分量。
[0043] 由于S2中输出的副载波信号中含有较多的高频分量和低频分量，因此需要设计一个带通滤波器来滤除这些分量。所述的总带通滤波器的通带频率需覆盖多路副载波的中心频率。在本发明的优选实施例中，所述的总带通滤波器的中心频率为238kHz，其单边带宽为90kHz，阻带为150kHz。详细的，该总带通滤波器的参数设计如下述表2所示，其幅频响应曲线如图4所示。
[0044]
[0045] 表2、总带通滤波器的设计参数表
[0046] S4、采用多个窄带带通滤波器分别对副载波信号进行滤波处理，分别得到含有某一路副载波频率的调制信号，将每个调制信号与本振信号进行混频处理，获得两路正交信号。
[0047] 其中，所述的本振信号由FPGA的DDS(直接数字式频率合成器，Direct Digital Synthesizer)产生，并对该本振信号进行正交处理，再分别与调制信号进行混频。
[0048] 在本发明的优选实施例中，由于有5路副载波信号，因此需要设计5个窄带带通滤波器，分别对每路副载波信号进行滤波处理。为了防止各路副载波信号的
混叠，这5个窄带带通滤波器的中心频率分别错开设置为198kHz、218kHz、238kHz、258kHz、278kHz。且每个窄带带通滤波器的单边带宽均为6kHz，阻带均为10kHz。详细的，这5个窄带带通滤波器的参数设计如下述表3所示，其对应的幅频响应曲线如图5所示。
[0049]
[0050] 表3、5个窄带带通滤波器的设计参数表
[0051] 进一步，在所述的S4中，采用低通滤波器滤除两路正交信号中的高频分量。
[0052] 在本发明的优选实施例中，所述的低通滤波器的参数设计如下述表4所示，其对应的幅频响应曲线如图6所示。
[0053]
[0054] 表4、低通滤波器的设计参数表
[0055] S5、针对每路副载波信号，对混频后得到的两路正交信号进行平方相加取包络处理，并经由比较判决器进行比较，对解调得到的码元宽度小于预设要求的信号认为是噪声，做剔除处理，得到指令代码。
[0056] 进一步，在所述的S5中，对得到的指令代码进行虚警处理。
[0057] 综上所述，本发明所提供的基于FPGA的多路副载波数字鉴频与解调方法，采用基于FPGA的数字鉴频器对多路副载波信号进行鉴频，并通过FPGA实现多路副载波信号的解调。本发明与现有技术相比，具有以下优点：
[0058] 1、使用基于FPGA的数字化鉴频方法相对于模拟鉴频器具有更加灵活和稳定的特性，不仅抗噪性能较强，还可节省空间和成本；
[0059] 2、对多路副载波信号实现基于FPGA的解调，简单有效，便于更好的应用于工程实践中。
[0060] 尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种
修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的
权利要求来限定。
