技术领域
[0001] 本
申请涉及集成
电路技术领域，特别是涉及一种锁频环型全数字
频率综合器。
背景技术
[0002] 受限于模拟电路模
块较差的匹配性以及非理想特性，基于电荷
泵锁相环结构的模拟频率综合器对环路的
稳定性具有较高的要求，同时随着集成电路工艺的逐渐发展，器件的匹配性和非理想特性会变得更加明显，先进的工艺还会带来电源
电压的进一步降低，电路的设计裕量以及压控
振荡器(VCO，Voltage-Controlled Oscillator)单个子频带频率调谐范围会进一步压缩。另外，基于模拟电路的频率综合器设计方法可移植性较差，且设计复杂度较高，尤其是在宽
频率范围的条件下，需要折中考虑的因素较多。
[0003] 解决上述问题的方法是模拟电路的数字化设计，也即采用全数字频率综合器(ADFS，All-Digital Frequency Synthesizer)结构，ADFS的概念最早是2003年由TI公司的R.B.Staszewski博士提出并设计实现的，主要是为了解决深亚微米CMOS工艺下频率综合器所面临的一系列上述设计问题并实现频率综合器在片上系统(SoC，System on Chip)中的高效集成，这一设计技术的诞生大大加快了频率综合器数字化的
进程，目前设计的大多数高性能ADFS已经可以与模拟频率综合器的性能相比拟，但是却具有更为简易的设计过程、更小的面积和更低的功耗。
[0004] 截至目前，所有的ADFS电路结构均是基于锁相环架构实现的，但是该系统结构面临一个无法避免的设计难题：可变
相位累加器(VPA，Variable Phase Accumulator)和参考相位累加器(RPA，Reference Phase Accumulator)属于连续型数字相位累加器，由于数字累加器的位长是有限的，因此当数控振荡器(DCO，Digital-Control Oscillator)的初始输出频率与预期的输出频率相差较大，且锁相环的环路带宽较小时(比例积分
滤波器中的比例因子和积分因子设置的较小，导致系统的反馈速率较小)，两个累加器存在异步溢出的情况(对于a bit的累加器，模糊值为2a，如果在一个系统同步时钟周期内出现多次异步溢出的情况，则模糊值为2ab，其中b为异步溢出次数)，从而导致两者差值(相位误差)存在模糊的情况，在环路中引入较大的脉冲
波动，延长环路的锁定时间，严重时甚至还会引起环路的失锁。对于单次异步溢出的情况，通常可以采用模糊补偿单元(模糊补偿单元的工作原理是根据输入的系统相位误差，与预先设置的
阈值进行判断，进而根据模糊值补偿系统相位误差并输出实际系统相位误差)避免系统相位误差中脉冲波动的产生，但是采用此种补偿方法必须仔细设计累加器的位宽以及
环路滤波器的系数，并进行多次边沿情况的仿真加以验证，避免在一个系统同步时钟周期内出现累加器的多次异步溢出情况，否则模糊补偿单元仍然无法完全避免系统相位误差中脉冲波动的产生，这无疑会大大增加设计的工作量，尤其是在设计具有宽频率输出范围的全数字频率综合器时。
发明内容
[0005] 基于此，有必要针对上述技术问题，提供一种能够解决基于锁相环架构的全数字频率综合器中
相位差值模糊导致环路锁定时间延长甚至环路无法锁定问题的锁频环型全数字频率综合器。
[0006] 一种锁频环型全数字频率综合器，包括：
[0007]
鉴频器模块、频率积分模块以及频率调谐模块；
[0008] 所述鉴频器模块、所述频率积分模块以及所述频率调谐模块依次连接，所述频率调谐模块的输出端的输出端
信号反馈至所述鉴频器模块；
[0009] 所述鉴频器模块包括：
[0010] 可变频率计数器，所述可变频率计数器连接所述频率调谐模块的输出端，并对所述输出端信号的输出频率进行计数，并且与频率控制字比较，得到整数频率误差；
[0011]
时间数字转换器，所述时间数字转换器用于分别标定当前时刻与上一时刻输入参考频率信号在系统
同步信号上升沿时刻超前所述输出端信号的时间量，根据所述时间量的差值对所述输出端信号的周期进行归一化，得到小数频率误差；
[0012] 所述鉴频器模块还用于将所述整数频率误差与所述小数频率误差相加后得到系统频率误差；
[0013] 所述频率积分模块用于接收所述系统频率误差，对所述系统频率误差进行累加并
限幅，得到系统相位误差；
[0014] 所述频率调谐模块用于接收所述系统相位误差，并对所述系统相位误差进行处理，得到输出端信号并输出。
[0015] 在其中一个
实施例中，所述可变频率计数器包括：m级前置
分频器与串行进位二进制计数器；
[0016] 所述m级前置的分频器将所述输出端信号的频率下降2m倍，并提供高比特位的计数结果；所述串行进位二进制计数器对所述m级前置分频器的输出频率信号进行累加，并提供低比特位的技术结果。
[0017] 在其中一个实施例中，所述可变频率计数器的内部触发器为真单向时钟结构触发器。
[0018] 在其中一个实施例中，真单向时钟结构触发器为带触发复位功能的真单向时钟D触发器；所述真单向时钟D触发器还包括：
反相器和与
门，所述输出端信号输入所述反相器进行反相以及延迟操作，所述反相器的输出端与与门的输入端连接；所述输出端信号与所述反相器的输出端输出的信号在所述与门中进行与操作生成高电平复位脉冲，所述高电平复位脉冲用于复位所述真单向时钟D触发器。
[0019] 在其中一个实施例中，所述可变频率计数器的内部触发器采用
电流模式逻辑结构实现。
[0020] 在其中一个实施例中，所述鉴频器模块还包括：重定时单元，所述重定时单元用于根据所述输出端信号和所述输入参考频率信号生成与所述输入参考频率信号频率一致的所述系统同步信号。
[0021] 在其中一个实施例中，所述频率积分模块包括：限幅累加器，所述限幅累加器用于对所述系统频率误差进行积分与限幅，得到系统相位误差。
[0022] 在其中一个实施例中，所述频率调谐模块包括：依次连接的数字环路滤波器和数控振荡器；所述数字环路滤波器接收所述系统相位误差，对所述系统相位误差进行滤波处理后生成整数数字频率调谐字和小数数字频率调谐字；所述数控振荡器根据所述整数数字频率调谐字和所述小数数字频率调谐字，对所述输出端信号的输出频率进行调谐，完成锁定。
[0023] 上述锁频环型全数字频率综合器，在保证功能和性能与传统的锁相环型全数字频率综合器相同的情况下，锁频环型全数字频率综合器利用具有累加清零功能的可变频率计数器代替锁相环型全数字频率综合器中的连续相位累加器(VPA和RPA)可以完全避免锁相环型全数字频率综合器中VPA和RPA的异步溢出情况，彻底杜绝锁相环型全数字频率综合器锁定过程中脉冲波动的产生，增加环路锁定的稳定性，具有更高的可靠性。
附图说明
[0024] 图1为一个实施例中锁频环型全数字频率综合器的示意性结构图；
[0025] 图2为一个实施例中时间数字转换器的工作原理图；
[0026] 图3为一个实施例中可变频率计数器的结构示意图；
[0027] 图4为一个实施例中具有触发复位功能真单向时钟D触发器的结构示意图；
[0028] 图5为另一个实施例中锁频环型全数字频率综合器的结构示意图；
[0029] 图6为一个实施例中可变频率计数器计数结果以及频率误差的仿真图。
具体实施方式
[0030] 为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0031] 在一个实施例中，提供了一种锁频环型全数字频率综合器的示意性结构图，如图1所示，锁频环型全数字频率综合器包括鉴频器模块100、频率积分模块200以及频率调谐模块300三大模块，鉴频器模块100、频率积分模块200以及频率调谐模块300依次连接，频率调谐模块300的输出端的输出端信号反馈至鉴频器模块100。
[0032] 具体的，鉴频器模块100主要包括可变频率计数器110和时间数字转换器120，可变频率计数器110连接频率调谐模块300的输出端，并对输出端信号的输出频率进行计数，并且与频率控制字比较，得到整数频率误差。
[0033] 时间数字转换器120用于分别标定当前时刻与上一时刻输入参考频率信号在系统同步信号上升沿时刻超前输出端信号的时间量，根据时间量的差值对输出端信号的周期进行归一化，得到小数频率误差。
[0034] 值得说明的是，相较于传统锁相环型全数字频率综合器的时间数字转换器，时间数字转换器120加入了微分(数字域为差分)功能，其工作方式以及结构如图2所示。
[0035] 鉴频器模块100还用于将整数频率误差与小数频率误差相加后得到系统频率误差。
[0036] 频率积分模块200用于接收系统频率误差，对系统频率误差进行累加，得到系统相位误差。
[0037] 频率调谐模块300用于接收系统相位误差，并对系统相位误差进行处理，得到输出端信号并输出。
[0038] 本实施例中，对输出端信号进行频率调谐，可以完成锁定，至此完成锁频环型全数字频率综合器的全部功能。
[0039] 上述锁频环型全数字频率综合器，在保证功能和性能与传统的锁相环型全数字频率综合器相同的情况下，锁频环型全数字频率综合器利用具有累加清零功能的可变频率计数器代替锁相环型全数字频率综合器中的连续相位累加器(VPA和RPA)可以完全避免锁相环型全数字频率综合器中VPA和RPA的异步溢出情况，彻底杜绝锁相环型频率综合器锁定过程中脉冲波动的产生，增加环路锁定的稳定性，具有更高的可靠性。
[0040] 值得说明的是，锁相环型全数字频率综合器对系统相位误差的检测主要是通过对频率的积分实现的，而锁频环可以等效为是对频率的积分先微分再积分，在频域模型中是等效的，因此锁频环型全数字频率综合器与锁相环型全数字频率综合器具有完全相同的功能和性能。
[0041] 在一个实施例中，可变频率计数器包括：m级前置分频器与串行进位二进制计数器；
[0042] 所述m级前置的分频器将所述输出端信号的频率下降2m倍，并提供高比特位的计数结果；所述串行进位二进制计数器对所述m级前置分频器的输出频率信号进行累加，并提供低比特位的计数结果。
[0043] 具体如图3所示，可变频计数器为n bit计数器，输出端信号表示为CKV，将输出端信号的频率下降2m倍大大缓解了对后续串行进位二进制计数器的速度需求，分频后的时钟每到来一次上升沿，串行进位二进制计数器便进行一次加1操作，其最终的计数输出为Out[0:n-1]。
[0044] 在其中一个实施例中，可变频率计数器的内部触发器为真单向时钟结构触发器。
[0045] 在另一个实施例中，为了应对更高的频率，真单向时钟结构触发器可以采用电流模式逻辑结构实现。
[0046] 在一个具体实施例中，真单向时钟结构触发器为带触发复位功能的真单向时钟D触发器，真单向时钟D触发器还包括：反相器和与门，输出端信号输入反相器进行反相以及延迟操作，反相器的输出端与与门的输入端连接，输出端信号与反相器的输出端输出的信号在与门中进行与操作生成高电平复位脉冲，高电平复位脉冲用于复位真单向时钟D触发器。
[0047] 具体的，如图4所示，提供一种复位真单向时钟D触发器的示意性结构图，图中，反相器和与门组合之后，生成复位真单向时钟D触发器的RST复位信号。由图示可知，在下一个CKV
时钟信号上升沿到来时，重新开始计数，完成对输出端信号的频率检测功能。
[0048] 在另一实施例中，反相器的延迟时间可调，可以根据具体的仿真结果确定。
[0049] 在其中一个实施例中，鉴频器模块还包括：重定时单元，重定时单元用于根据输出端信号和输入参考频率信号生成与所述输入参考频率信号频率一致的系统同步信号。
[0050] 在其中一个实施例中，频率积分模块包括：限幅累加器。限幅累加器用于对系统频率误差进行积分并通过限幅避免累加器的翻转，得到系统相位误差。
[0051] 在其中一个实施例中，频率调谐模块包括：依次连接的数字环路滤波器和数控振荡器，数字环路滤波器接收系统相位误差，对系统相位误差进行滤波处理后生成整数数字频率调谐字和小数数字频率调谐字；数控振荡器根据整数数字频率调谐字和小数数字频率调谐字，对输出端信号的输出频率进行调谐，完成锁定。
[0052] 在一个具体实施例中，如图5所示，提供一具体的锁频环型全数字频率综合器的示意性结构图，其中，TDC表示时间数字转换器，DFF表示D类型触发器，重定时fref表示重定时单元，DLF表示数字环路滤波器，其中输入的参数α和β分别表示比例积分滤波器的比例系数和积分系数，λi,i＝1,2,......,n表示
无限脉冲响应滤波器的滤波系数，fref表示输入参考频率信号，CKV表示输出端信号，CKR表示系统同步信号，Tv表示输出端信号的周期，FCW(N)表示分频比为N的频率控制字，Rv[k]表示可变频率计数器在第k个系统同步时钟上升沿时刻的计数结果，ε[k]表示在第k个系统同步时钟上升沿时刻的小数频率误差，Re[k]表示在第k个系统同步时钟上升沿时刻的系统频率误差，OTW_I表示整数数字频率调谐字，OTW_F表示小数数字频率调谐字，DCO输出即输出端信号，其与CKV一致。
[0053] 本实施例中，可变频率计数器的位数设定仅需要
覆盖最大的分频比即可，相较于VPA，具有更低的位数，同时利用限幅功能替代了锁相环型全数字频率综合器中的模糊补偿单元，设计的复杂度更低。比例积分滤波器中的积分模块同样采用与频率积分模块中具有相同功能的限幅累加器来实现以避免锁定过程中的数值翻转。
[0054] 图5所示的锁频环型全数字频率综合器在锁定过程中，可变频率计数器计数结果以及频率误差的仿真结果如图6所示，其中，设定的环路带宽为250kHz，DCO初始频率与预期输出频率之间的差值为2GHz，频率控制字为192.3077，由于可变频率计数器具有周期清零功能，且频率积分模块以及环路滤波器中的积分模块均加入了限幅功能，因此可以得出结论，锁频环结构可以完全杜绝锁相环结构存在的异步溢出情况，相较于锁相环型全数字频率综合器，可靠性更高。
[0055] 以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本
说明书记载的范围。
[0056] 以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明
专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干
变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附
权利要求为准。
