技术领域
[0001] 本
发明涉及通信领域，具体而言，涉及一种
锁相环锁定方法、电路及通信收发系统。
背景技术
[0002] 锁相环(Phase-Locked Loop，简称为PLL)是一种能够将输入和反馈端
相位锁定的闭环
负反馈电路。它可以将外部的输入
信号与其内部
振荡器的
输出信号作比较，最终实现相位和
频率同步。当干扰使
相位差变化时，系统会通过反馈来调整振荡器的输出相位，逐渐使相位差减小，最终达到锁定状态。在目前，集成互补金属
氧化物
半导体(Complementary Metal Oxide Semiconductor，简称为CMOS)锁相环已成为模拟、数字和射频通信系统中至关重要的模
块，一个性能良好的锁相环甚至能够成为评判一个系统优劣的标准。而作为数/模混合锁相环的代表，电荷
泵锁相环(Charge Pump PLL，简称为CPPLL)既有低抖动和的低功耗特点，同时它又具有锁定时间短、锁定相差小等性能优势，现已被广泛应用到各个领域。图1是根据相关技术的
电荷泵锁相环的系统架构图，如图1所示，传统的电荷泵锁相环由鉴相
鉴频器(Phase/Frequency Detector，简称为PFD)、电荷泵(Charge Pump，简称为CHP)、低通
滤波器(Low Pass Filter，简称为LPF)、压控振荡器(Voltage Controlled Oscillator，简称为VCO)以及可编程
分频器(Programmer Divider，简称为PDIV)构成。
[0003] 但随着通信技术不断积累，越来越多的通信协议选用高频信道，许多系统对频率的要求也越来越高，电荷泵锁相环正朝着高频方向全速发展。为了更适应高的频率，设计时需要使用更先进的工艺、更高的晶振频率以及更低的电源
电压。然而在高频下抖动的指标要求也越发严苛，为了降低压控振荡器贡献的抖动部分，大部分的高频压控振荡器都会选用多比特电容阵列、低压控振荡器灵敏度(Kvco)从而获取更低的振荡器抖动。从下面的公式1可以发现，这种高频、低
电源电压以及低压控振荡器灵敏度(Kvco)的电荷泵锁相环，由压控振荡器(fout)输出经分频器传回到输入端的频率(Fdiv)与晶振的频率(Fref或者fref)会变的几乎一样，这实际上严重了影响到了锁相环的锁定时间。不仅如此，压控振荡器灵敏度(Kvco)的非线性会带来同样的问题，因为初始反馈信号的频率很可能与目标频率几乎一致。
[0004]
[0005] 几乎百分百的可能性晶振与分频器反馈回来的信号在最初时刻是不对齐的。这种不对齐行为会让无法真正捕获频率误差的鉴相鉴频器器(PFD)出现较大相差，从而使电荷泵大量的充电或者放电。此时鉴相鉴频器器(PFD)输出的UP或DN脉冲会使压控振荡器的控制电压(Vtune)非常快速地接近电源或地的电压，接下来一直保持刚才向
环路滤波器(LPF)的充电或放电行为，但压控振荡器的控制电压(Vtune)保持不变。此时鉴相鉴频器(PFD)的行为相当于进入“鉴反区域”。只有锁相环此刻分频器传回到输入端的信号的周期与晶振周期的微小差值积累到把相差消除时，即晶振与分频器反馈端信号两者相位对齐时，锁相环才开始进入正常
鉴别的工作区域，但周期的相近会导致这段时间变得极长，这不仅严重浪费了仿真器数据及仿真时间，同时也增大了锁相环的实际锁定时间。
[0006] 在输入端两者频率相近时，锁相环是基于小相差动态调节锁定的，换句话说，较小的相位差使控制电压(Vtune)变化的缓慢，这时分频器输出频率的变化可以跟得上相位差的调节；而输入端产生较大的相差使控制电压(Vtune)变化的很快，这时分频器输出频率不能很快的来减少相差，需要非常多周期的累计，但相差会在下一个周期比较时继续产生，因此锁相环会很快进入“鉴反区域”。图2是根据相关技术的电荷泵锁相环“鉴反区域”以及“正常区域”的时序图，如图2所示，如果初始控制电压(Vtune)为零，此刻分频器输出频率(Fdiv)比晶振参考频率(Fref)低，正常工作的锁相环需要通过充电来增加分频器输出频率(Fdiv)，但由于鉴相鉴频器(PFD)的本质是通过相位误差来鉴别，不能识别出动态频率差大小，导致不断产生错误的放
电信号，控制电压(Vtune)持续为零，只有通过两个输入端信号每个周期的差值积累到两者对齐时，才进入到正常工作区域。
[0007] 在相关技术中，
加速锁相环锁定的方法都是针对锁相环正常工作后来实现的，无法解决目前由频率变高等指标要求带来的正常工作前的“鉴反”问题。同时过多模块的引入不仅增加了功耗和面积，也增大了电路的复杂程度，恶化了
相位噪声。关键的是随着输入端两者频率的接近，鉴别频率来动态调节的方式更是非常困难、代价很大，不能解决初始相位差带来的锁定延时问题。
[0008] 针对相关技术中，在满足高频、低噪声、低电源电压的要求或非线性压控振荡器灵敏度(Kvco)的情况下，锁相环附加锁定延时问题，目前尚未提出有效的解决方案。
发明内容
[0009] 针对相关技术中在满足高频、低噪声、低电源电压的要求或非线性压控振荡器灵敏度(Kvco)的情况下，锁相环附加锁定延时的问题，本发明提供了一种锁相环锁定方法及锁相环电路，以至少解决上述问题。
[0010] 根据本发明的一个方面，提供了一种锁相环电路，包括初始相位对齐器(Initial Phase Aligner，简称为IPA)、鉴相鉴频器PFD、电荷泵CHP、
低通滤波器LPF、压控振荡器VCO和可编程分频器PDIV；
[0011] 其中，所述初始相位对齐器IPA与所述鉴相鉴频器PFD连接，所述鉴相鉴频器PFD与所述电荷泵CHP连接，所述电荷泵CHP与所述低通滤波器LPF连接，所述低通滤波器LPF与所述压控振荡器VCO连接，所述压控振荡器VCO和所述可编程分频器PDIV连接，所述可编程分频器PDIV与所述初始相位对齐器IPA连接；
[0012] 所述初始相位对齐器IPA包括初始相位检测器(Initial Phase Detector，简称为IPD)、第一有限状态机(Finite State Machine，简称为FSM)和第一数字时间转换器(Digital-to-Time Convertor，简称为DTC)，所述初始相位检测器IPD与所述第一有限状态机FSM连接，所述第一有限状态机FSM与所述第一数字时间转换器DTC连接，其中，所述可编程分频器PDIV产生分频反馈信号接入所述初始相位检测器IPD的反馈输入端，参考信号输入所述初始相位检测器IPD的参考时钟输入端，所述初始相位检测器IPD识别出所述反馈信号和所述参考信号的相位差值，所述第一有限状态机FSM接收所述初始相位检测器IPD产生的与所述相位差值对应数字结果，所述第一有限状态机FSM累加所述数字结果后控制第一数字时间转换器DTC对所述反馈信号或者所述参考信号进行延时。
[0013] 进一步地，所述初始相位对齐器IPA还包括：第二有限状态机FSM和第二数字时间转换器DTC；
[0014] 所述初始相位检测器IPD与所述第二有限状态机FSM连接，所述第二有限状态机FSM与所述第二数字时间转换器DTC连接，所述第二有限状态机FSM接收所述初始相位检测器IPD产生的与所述相位差值对应数字结果，所述第二有限状态机FSM累加所述数字结果后控制第二数字时间转换器DTC对所述反馈信号或者参考信号进行延时。
[0015] 进一步地，所述初始相位检测器IPD包括：第一延迟单元、第二延迟单元、第一D型触发器和第二D型触发器；
[0016] 所述参考信号接入所述第一D型触发器的数据接入端，且所述参考信号经过所述第二延迟单元后，接入所述第二D型触发器的时钟输入端；
[0017] 所述反馈信号接入所述第二D型触发器的数据接入端，且所述反馈信号经过所述第一延迟单元后，接入所述第一D型触发器的时钟输入端；
[0018] 所述第一D型触发器的数据接出端接入所述第一有限状态机FSM，所述第一有限状态机FSM累加所述第一D型触发器的数字结果后控制所述第一数字时间转换器DTC对所述参考信号进行延时；
[0019] 所述第二D型触发器的数据接出端接入所述第二有限状态机FSM，所述第二有限状态机FSM累加所述第二D型触发器的数字结果后控制所述第二数字时间转换器DTC对所述反馈信号进行延时。
[0020] 进一步地，所述第一D型触发器的数据输出端和所述第二D型触发器的数据输出端均接入所述同或
门，所述同或门接入所述加减计数器，所述加减计数器接入
缓冲器，所述缓冲器接入所述第一D型触发器的置1端以及接入所述第二D型触发器的置1端，其中，在所述反馈信号和所述参考信号的相位差值小于所述第一延迟单元和所述第二延迟单元设置的预设第一
阈值的情况下，所述第一D型触发器和所述第二D型触发器均输出的高电平，两个所述高电平经过所述同或门后继续产生
高电平信号，所述高电平信号经过所述加减计数器计数后，所述所述加减计数器的计数次数大于预设第二阈值后，所述加减计数器输出高电平经过所述缓冲器控制所述第一D型触发器和所述第二D型触发器的输出电平，切断所述初始相位检测器IPD，保持所述控制第一数字时间转换器DTC和所述控制第二数字时间转换器DTC的控制电平，所述所述初始相位对齐器IPA完成所述反馈信号或者参考信号的相位对齐。
[0021] 根据本发明的另一个方面，还提供了一种锁相环锁定方法，应用该方法的锁相环电路包括初始相位对齐器IPA、鉴相鉴频器PFD、电荷泵CHP、低通滤波器LPF、压控振荡器VCO和可编程分频器PDIV，其中，所述初始相位对齐器IPA与所述鉴相鉴频器PFD连接，所述鉴相鉴频器PFD与所述电荷泵CHP连接，所述电荷泵CHP与所述低通滤波器LPF连接，所述低通滤波器LPF与所述压控振荡器VCO连接，所述压控振荡器VCO和所述可编程分频器PDIV连接，所述可编程分频器PDIV与所述初始相位对齐器IPA连接；
[0022] 所述可编程分频器PDIV产生分频反馈信号接入初始相位检测器IPD的反馈输入端，参考信号输入所述初始相位检测器IPD的参考时钟输入端，所述初始相位检测器IPD识别出所述反馈信号和所述参考信号的相位差值，第一有限状态机FSM接收所述初始相位检测器IPD产生的与所述相位差值对应数字结果，所述第一有限状态机FSM累加所述数字结果后控制第一数字时间转换器DTC对所述反馈信号或者所述参考信号进行延时，其中，所述初始相位对齐器IPA包括所述初始相位检测器IPD、所述第一有限状态机FSM和第一数字时间转换器DTC，所述初始相位检测器IPD与所述第一有限状态机FSM连接，所述第一有限状态机FSM与所述第一数字时间转换器DTC连接。
[0023] 进一步地，所述初始相位对齐器IPA还包括：第二有限状态机FSM和第二数字时间转换器DTC；
[0024] 所述第二有限状态机FSM接收所述初始相位检测器IPD产生的与所述相位差值对应数字结果，所述第二有限状态机FSM累加所述数字结果后控制第二数字时间转换器DTC对所述反馈信号或者所述参考信号进行延时，其中，所述初始相位检测器IPD与所述第二有限状态机FSM连接，所述第二有限状态机FSM与所述第二数字时间转换器DTC连接。
[0025] 进一步地，所述初始相位检测器IPD包括：第一延迟单元、第二延迟单元、第一D型触发器和第二D型触发器；
[0026] 所述参考信号接入所述第一D型触发器的数据接入端，且所述参考信号经过所述第二延迟单元后，接入所述第二D型触发器的时钟输入端；
[0027] 所述反馈信号接入所述第二D型触发器的数据接入端，且所述反馈信号经过所述第一延迟单元后，接入所述第一D型触发器的时钟输入端；
[0028] 所述第一D型触发器的数据接出端接入所述第一有限状态机FSM，所述第一有限状态机FSM累加所述第一D型触发器的数字结果后控制所述第一数字时间转换器DTC对所述参考信号进行延时；
[0029] 所述第二D型触发器的数据接出端接入所述第二有限状态机FSM，所述第二有限状态机FSM累加所述第二D型触发器的数字结果后控制所述第二数字时间转换器DTC对所述反馈信号进行延时。
[0030] 进一步地，所述第一D型触发器的数据输出端和所述第二D型触发器的数据输出端均接入所述同或门，所述同或门接入所述加减计数器，所述加减计数器接入缓冲器，所述缓冲器接入所述第一D型触发器的置1端以及接入所述第二D型触发器的置1端，其中，在所述反馈信号和所述参考信号的相位差值小于所述第一延迟单元和所述第二延迟单元设置的预设第一阈值的情况下，所述第一D型触发器和所述第二D型触发器均输出的高电平，两个所述高电平经过所述同或门后继续产生高电平信号，所述高电平信号经过所述加减计数器计数后，所述加减计数器的计数次数大于预设第二阈值后，所述加减计数器输出高电平经过所述缓冲器控制所述第一D型触发器和所述第二D型触发器的输出电平，切断所述初始相位检测器IPD，保持所述控制第一数字时间转换器DTC和所述控制第二数字时间转换器DTC的控制电平，所述初始相位对齐器IPA完成所述反馈信号或者参考信号的相位对齐。
[0031] 根据本发明的另一个方面，还提供了一种通信收发系统，包括：接收单元和发送单元，所述接收单元和所述发送单元均包括锁相环电路，该锁相环电路包括初始相位对齐器IPA、鉴相鉴频器PFD、电荷泵CHP、低通滤波器LPF、压控振荡器VCO和可编程分频器PDIV；
[0032] 其中，所述初始相位对齐器IPA与所述鉴相鉴频器PFD连接，所述鉴相鉴频器PFD与所述电荷泵CHP连接，所述电荷泵CHP与所述低通滤波器LPF连接，所述低通滤波器LPF与所述压控振荡器VCO连接，所述压控振荡器VCO和所述可编程分频器PDIV连接，所述可编程分频器PDIV与所述初始相位对齐器IPA连接；
[0033] 所述初始相位对齐器IPA包括初始相位检测器IPD、第一有限状态机FSM和第一数字时间转换器DTC，所述初始相位检测器IPD与所述第一有限状态机FSM连接，所述第一有限状态机FSM与所述第一数字时间转换器DTC连接，其中，所述可编程分频器PDIV产生分频反馈信号接入所述初始相位检测器IPD的反馈输入端，参考信号输入所述初始相位检测器IPD的参考时钟输入端，所述初始相位检测器IPD识别出所述反馈信号和所述参考信号的相位差值，所述第一有限状态机FSM接收所述初始相位检测器IPD产生的与所述相位差值对应数字结果，所述第一有限状态机FSM累加所述数字结果后控制第一数字时间转换器DTC对所述反馈信号或者所述参考信号进行延时。
[0034] 进一步地，所述初始相位对齐器IPA还包括：第二有限状态机FSM和第二数字时间转换器DTC；
[0035] 所述初始相位检测器IPD与所述第二有限状态机FSM连接，所述第二有限状态机FSM与所述第二数字时间转换器DTC连接，所述第二有限状态机FSM接收所述初始相位检测器IPD产生的与所述相位差值对应数字结果，所述第二有限状态机FSM累加所述数字结果后控制第二数字时间转换器DTC对所述反馈信号或者参考信号进行延时。
[0036] 通过本发明，可编程分频器PDIV产生分频反馈信号接入初始相位检测器IPD的反馈输入端，参考信号输入该初始相位检测器IPD的参考时钟输入端，该初始相位检测器IPD识别出该反馈信号和该参考信号的相位差值，第一有限状态机FSM接收该初始相位检测器IPD产生的与该相位差值对应数字结果，该第一有限状态机FSM累加该数字结果后控制第一数字时间转换器DTC对该反馈信号或者该参考信号进行延时，解决了在满足高频、低噪声、低电源电压的要求或非线性压控振荡器灵敏度(Kvco)的情况下，锁相环附加锁定延时的问题，使得锁相环的鉴反区域的时间变短，锁相环很快进入正常的工作区域。
附图说明
[0037] 此处所说明的附图用来提供对本发明的进一步理解，构成本
申请的一部分，本发明的示意性
实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
[0038] 图1是根据相关技术的电荷泵锁相环的系统架构图；
[0039] 图2是根据相关技术的电荷泵锁相环“鉴反区域”以及“正常区域”的时序图；
[0040] 图3是根据本发明实施例的一种锁相环电路的原理
框图；
[0041] 图4是根据本发明实施例的一种锁相环电路的系统框图；
[0042] 图5是根据本发明实施例的初始相位对齐器IPA的电路原理框图一；
[0043] 图6是根据本发明实施例的初始相位对齐器IPA的电路原理框图二；
[0044] 图7是根据本发明实施例的延迟单元的电路原理框图；
[0045] 图8是根据本发明实施例的一种锁相环锁定方法的
流程图一；
[0046] 图9是根据本发明实施例的一种锁相环锁定方法的流程图二；
[0047] 图10是根据本发明实施例的锁相环锁定方法的系统流程示意图；
[0048] 图11是根据本发明实施例的一种锁相环锁定方法的时序示意图；
[0049] 图12是根据本发明实施例的一种通信收发系统的示意图；
[0050] 图13是根据本发明实施例的一种高频电荷泵锁相环的控制电压随时间变化的曲线示意图一；
[0051] 图14是根据本发明实施例的一种高频电荷泵锁相环的控制电压随时间变化的曲线示意图二。
具体实施方式
[0052] 下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
[0053] 在本实施例中，提供了一种锁相环电路，图3是根据本发明实施例的一种锁相环电路的原理框图，如图3所示，该电路包括：初始相位对齐器IPA11、鉴相鉴频器PFD12、电荷泵CHP13、低通滤波器LPF14、压控振荡器VCO15和可编程分频器PDIV16；
[0054] 该初始相位对齐器IPA11与该鉴相鉴频器PFD12连接，该鉴相鉴频器PFD12与该电荷泵CHP13连接，该电荷泵CHP13与该低通滤波器LPF14连接，该低通滤波器LPF14与该压控振荡器VCO15连接，该压控振荡器VCO15和该可编程分频器PDIV16连接，该可编程分频器PDIV16与该初始相位对齐器IPA11连接；
[0055] 该初始相位对齐器IPA11包括初始相位检测器IPD21、第一有限状态机FSM22和第一数字时间转换器DTC23，该初始相位检测器IPD21与该第一有限状态机FSM22连接，该第一有限状态机FSM22与该第一数字时间转换器DTC23连接，其中，该可编程分频器PDIV16产生分频反馈信号接入该初始相位检测器IPD12的反馈输入端，参考信号输入该初始相位检测器IPD12的参考时钟输入端，该初始相位检测器IPD21识别出该反馈信号和该参考信号的相位差值，该第一有限状态机FSM22接收该初始相位检测器IPD21产生的与该相位差值对应数字结果，该第一有限状态机FSM22累加该数字结果后控制第一数字时间转换器DTC23对该反馈信号或者该参考信号进行延时。
[0056] 该实施例中多该初始相位检测器IPD21识别出该反馈信号和该参考信号的相位差值，该第一有限状态机FSM22接收该初始相位检测器IPD21产生的与该相位差值对应数字结果，该第一有限状态机FSM22累加该数字结果后控制第一数字时间转换器DTC23对该反馈信号或者该参考信号进行延时，将该反馈信号和参考信号进行相位对齐，从信号成分的
角度分析，该初始相位对齐器IPA11比较的是参考信号反馈信号的相位差，通过与数字结果对应的数字
控制信号去调控对应的第一数字时间转换器DTC23进而来实现相位调整，并不会引起额外抖动产生的不良局面，解决了在满足高频、低噪声、低电源电压的要求或非线性压控振荡器灵敏度(Kvco)的情况下，锁相环附加锁定延时的问题，使得锁相环的鉴反区域的时间变短，锁相环很快进入正常的工作区域。
[0057] 图4是根据本发明实施例的一种锁相环电路的系统框图，如图4所示，该初始相位对齐器IPA11还包括：第二有限状态机FSM24和第二数字时间转换器DTC25；
[0058] 该初始相位检测器IPD21与该第二有限状态机FSM24连接，该第二有限状态机FSM24与该第二数字时间转换器DTC25连接，该第二有限状态机FSM24接收该初始相位检测器IPD21产生的与该相位差值对应数字结果，该第二有限状态机FSM24累加该数字结果后控制第二数字时间转换器DTC25对该反馈信号或者参考信号进行延时。
[0059] 图5是根据本发明实施例的初始相位对齐器IPA的电路原理框图一，如图5所示，[0060] 该初始相位检测器IPD21包括：第一延迟单元31、第二延迟单元32、第一D型触发器33和第二D型触发器34；
[0061] 该参考信号接入该第一D型触发器33的数据接入端，且该参考信号经过该第二延迟单元32后，接入该第二D型触发器34的时钟输入端；
[0062] 该反馈信号接入该第二D型触发器34的数据接入端，且该反馈信号经过该第一延迟单元31后，接入该第一D型触发器33的时钟输入端；
[0063] 该第一D型触发器33的数据接出端接入该第一有限状态机FSM22，该第一有限状态机FSM22累加该第一D型触发器33的数字结果后控制该第一数字时间转换器DTC23对该参考信号进行延时；
[0064] 该第二D型触发器34的数据接出端接入该第二有限状态机FSM24，该第二有限状态机FSM24累加该第二D型触发器34的数字结果后控制该第二数字时间转换器DTC25对该反馈信号进行延时。
[0065] 图6是根据本发明实施例的初始相位对齐器IPA的电路原理框图二，如图6所示，该第一D型触发器33的数据输出端和该第二D型触发器34的数据输出端均接入该同或门(XNOR)41，该同或门41接入该加减计数器(UP/DN Counter)42，该加减计数器42接入缓冲器(Buffer)43，该缓冲器43接入该第一D型触发器33的置1端以及接入该第二D型触发器34的置1端，其中，初始相位检测器IPD21检测反馈信号与参考信号两者之间的相位差值，向相位提前的信号的一端加入延时，直到检测到反馈信号与参考信号两者之间两者信号小于预设第一阈值时，同或门41、加减计数器42和缓冲器43累计计数，当达到设定的预设第二阈值次数时，即认为反馈信号与参考信号两者几乎对齐，关断初始相位检测器IPD21。例如，在该反馈信号和该参考信号的相位差值小于该第一延迟单元31和该第二延迟单元32设置的预设第一阈值的情况下，该第一D型触发器33和该第二D型触发器34均输出的高电平，两个该高电平经过该同或门41后继续产生高电平信号，该高电平信号经过该加减计数器42计数后，该该加减计数器42的计数次数大于预设第二阈值后，该加减计数器42输出高电平经过该缓冲器43控制该第一D型触发器33和该第二D型触发器34的输出电平，切断该初始相位对齐器IPA11，保持该控制第一数字时间转换器DTC23和该控制第二数字时间转换器DTC25的控制电平，该初始相位对齐器IPA11完成该反馈信号或者参考信号的相位对齐。
[0066] 在本实施例中，使用第一延迟单元31和第二延迟单元32目的是减少第一D型触发器33和第二D型触发器34判决的
精度，如果没有第一延迟单元31和第二延迟单元32，第一D型触发器33和第二D型触发器34工作的精度太高，很容易出现延时过冲的现象，即此时相差已经足够小而不需要继续加入延时。
[0067] 下面就各种应用情况进行说明：
[0068] (a)当反馈信号超前于参考信号时，第一D型触发器33会输出低电平，第二D型触发器34会输出高电平，分别经过第一有限状态机FSM22和第二有限状态机FSM24来实现对应
数字信号转换和累加后，其中，反馈输入端第一数字时间转换器DTC23的延时
开关会被打开，在本周期参考信号会被相应的滞后，从而减少了参考信号与反馈信号的相差。而同或门41会输出低电平，通过加减计数器42和缓冲级43的低电平反馈信号不会关断第一D型触发器33和第二D型触发器34。
[0069] (b)当反馈信号滞后于参考信号时，第一D型触发器33会输出高电平，第二D型触发器34会输出低电平，分别经过第一有限状态机FSM22和第二有限状态机FSM24来实现对应数字信号转换和累加后，参考时钟输入端第二数字时间转换器DTC25延时开关会被打开，在本周期反馈信号会被相应的滞后，从而减少了反馈信号与参考信号的相差。同理，同或门41会持续输出低电平，通过加减计数器42和缓冲级43的低电平反馈信号不会关断第一D型触发器33和第二D型触发器34。
[0070] (c)当参考信号与反馈信号的相差小于延时单元设定的预设第一阈值时，第一D型触发器33会输出高电平和第二D型触发器34都会输出高电平，而第一D型触发器33会输出高电平和第二D型触发器34输出的高电平经过同或门41后会继续产生高电平信号，进而通过加减计数器42计数，当次数大于预设第二阈值后，最终缓冲级43会输出一个高电平信号来强制控制第一D型触发器33会输出高电平和第二D型触发器34的输出电平，从而关断整个初始相位检测器IPD21，同时保持此刻的第一数字时间转换器DTC23和第二数字时间转换器DTC25的控制电平。而整个初始相位对齐器IPA11完成了相位对齐，接下来锁相环会进入正常工作区域继续完成锁定。
[0071] 图7是根据本发明实施例的延迟单元的电路原理框图，如图7所示，该第一延迟单元31和该第二延迟单元32均包括：级联
反相器、控制开关52和电容53；
[0072] 该级联反相器包括第一级反相器511和第二级反相器512，其中，该第一级反相器511的输入端作为该第一延迟单元31或者第二延迟单元32的输入端，该第一级反相器511的输出端连接该第二级反相器512的输入端，该第二级反相器512输出端作为该第一延迟单元
31或者第二延迟单元32的输出端；
[0073] 该第一级反相器511输出端连接该控制开关52的输入端，该控制开关52由PMOS器件和NMOS器件构成的传输门实现；
[0074] 该控制开关52连接该电容53，其中，该电容由NMOS器件实现，该NMOS器件的栅端作为输入，该NMOS器件的源端和漏端相连后接地，其中，该第一数字时间转换器DTC23或者该第二数字时间转换器DTC25的控制电平控制该控制开关52的打开或者关闭，进而控制该反馈信号或者该参考信号进行延时，例如，控制开关52打开后，所述第一级反相器511所接入的负载电容53有效提升，影响了上升/下降时间，经过第二级反相器512后产生有效的延时。
[0075] 在该实施例中，当设有初始相位对齐器IPA11的锁相环开始供电时，初始相位检测模块IPD12立刻识别出参考信号与可编程分频器PDIV16的反馈信号的相位差值，通过第一数字时间转换器DTC23和第二数字时间转换器DTC25在参考信号与反馈信号的对应端加入延时，实现相位牵引。在下一个比较周期时，初始相位对齐器IPA11输入端参考信号与反馈信号的相位差缩小，但初始相位检测模块IPD12仍然输出当前相位差对应的数字结果，累加后继续控制第一数字时间转换器DTC23和第二数字时间转换器DTC25再一次在对应端加入延时，进一步加速初始相位对齐。当检测到两端信号对齐时，即小于延时单元设置的相位预设第一阈值时，第一D型触发器33和第二D型触发器34通过同或门41输出高电平并借用加减计数器42累加结果，当加减计数器42加满时反馈控制第一D型触发器33和第二D型触发器34关断，不再影响后续锁相环的自动锁定过程。综上所述，设有初始相位对齐器IPA11的锁相环非但没有给系统带来额外的功耗和较大的面积，同时没有引入额外的抖动，能够有效解决高频率低抖动要求下带来的延缓锁定时间问题。
[0076] 图8是根据本发明实施例的一种锁相环锁定方法的流程图一，如图8所示，该方法包括步骤如下：
[0077] S801，该初始相位检测器IPD21识别出该反馈信号和该参考信号的相位差值，第一有限状态机FSM22和第二有限状态机FSM24接收该初始相位检测器IPD21产生的与该相位差值对应数字结果；
[0078] S802，该第一有限状态机FSM22和第二有限状态机FSM24累加该数字结果后，控制第一数字时间转换器DTC23和第二数字时间转换器DTC25对该反馈信号或者该参考信号进行延时。
[0079] 在该实施例中，该初始相位检测器IPD21识别出该反馈信号和该参考信号的相位差值，控制第一数字时间转换器DTC23和第二数字时间转换器DTC25对该反馈信号或者该参考信号进行延时，将该反馈信号和参考信号进行相位对齐，解决了在满足高频、低噪声、低电源电压的要求或非线性压控振荡器灵敏度(Kvco)的情况下，锁相环附加锁定延时的问题，使得锁相环的鉴反区域的时间变短，锁相环很快进入正常的工作区域。
[0080] 图9是根据本发明实施例的一种锁相环锁定方法的流程图二，如图9所示，该方法在S801和S802之后，还包括步骤如下：
[0081] S901，在该反馈信号和该参考信号的相位差值小于该第一延迟单元31和该第二延迟单元32设置的预设第一阈值的情况下，该第一D型触发器33和该第二D型触发器34均输出的高电平，两个该高电平经过该同或门41后继续产生高电平信号，该高电平信号经过该加减计数器42计数；
[0082] S902，该该加减计数器42的计数次数大于预设第二阈值后，该加减计数器42输出高电平经过该缓冲器43控制该第一D型触发器33和该第二D型触发器34的输出电平，切断该初始相位检测器IPD，保持该控制第一数字时间转换器DTC23和该控制第二数字时间转换器DTC25的控制电平，该初始相位对齐器IPA11完成该反馈信号或者参考信号的相位对齐。
[0083] 图10是根据本发明实施例的锁相环锁定方法的系统流程示意图，如图10所示，[0084] S101，初始相位检测器IPD21检测反馈信号和该参考信号的相位差值；
[0085] S102，判断反馈信号和该参考信号的相位差是否大于预设第一阈值；
[0086] S103，反馈信号和该参考信号的相位差大于预设第一阈值时，第一数字时间转换器DTC23和第二数字时间转换器DTC25向相位提前的反馈信号或者该参考信号的输入端加入延时；
[0087] S104，反馈信号和该参考信号的相位差小于预设第一阈值时，加减便计数42累计；
[0088] S105，当达到预设第二阈值次数时，即认为反馈信号和该参考信号几乎对齐；
[0089] S106，该锁相环进入正常工作区，关断初始相位检测器IPD21。
[0090] 图11是根据本发明实施例的一种锁相环锁定方法的时序示意图，如图11所示，当初始时刻反馈信号(div)的频率(fdiv)低于参考信号(ref)的频率(fref)，控制电压(Vtune)为零时。此时的相位差较大，由于鉴相鉴频器PFD12的天然
缺陷只能通过相位差来鉴别参考信号和反馈信号频率及相位，系统进入了持续放电的“鉴反区域”。初始相位对齐器IPA11通过检测参考信号和反馈信号的相位差值，在反馈信号输入端打开了第二数字时间转换器DTC25的延时开关(SW_div)，参考时钟输入端保持第一数字时间转换器DTC23的延时开关(SW_ref)关闭状态，在反馈信号边沿反转时速度变慢。下一个上升沿比较时，相位差会很大程度缩小，反馈信号输入端延时开关仍然打开，此时初始相位检测器IPD21的工作控制信号(en_b)为低。在第三次上升沿比较时，两端的相差小于设定的相位阈值，假定加减计数器(UP/DN Counter)的计数阈值设定为1，那么此刻初始相位对齐器IPA11会溢出一个高电平信号来反馈控制，其工作控制信号(en_b)被置高，即整个检测模块在此刻被关断。而此时参考时钟输入端与反馈输入端经过当前第一数字时间转换器DTC23和第二数字时间转换器DTC25后的相位几乎对齐，锁相环开始进入正常工作区域。
[0091] 图12是根据本发明实施例的一种通信收发系统的示意图，如图12所示，该通信收发系统120，包括：接收单元121和发送单元122，该接收单元包括实现上述实施例锁相环功能的第一锁相环电路123，该发送单元122也包括实现上述实施例锁相环功能的第二锁相环电路124，该通信收发系统120通过锁相环电路123和锁相环电路124实现了通信收发系统中的调频、解频和鉴频等功能。
[0092] 图13是根据本发明实施例的一种高频电荷泵锁相环的控制电压随时间变化的曲线示意图一，如图13所示，基于Cadence Spectre
软件仿真，展示了在28G频段下电荷泵锁相环在一种随机初始状态下，控制电压(Vtune)随时间变化的曲线，可以发现前面的“鉴反区域”极大的影响了锁定时间；
[0093] 图14是根据本发明实施例的一种高频电荷泵锁相环的控制电压随时间变化的曲线示意图二，如图14所示，高频电荷泵锁相环电路应用本发明的上述实施例，后的控制电压随时间变化的曲线。加入初始相位对齐器IPA11后的控制电压(Vtune)随时间变化曲线，可以发现使用本发明的实施例后，“鉴反区域”的时间变得很短，锁相环很快就进入了正常工作区域。
[0094] 显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的
硬件和软件结合。
[0095] 以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何
修改、等同替换、改进等，均应包含在本发明的保护范围之内。
