技术领域
[0001] 本
发明涉及一种锁定指示器，特别是涉及一种基于频率比较的锁定指示器。
背景技术
[0002] 传统
相位比较方式的锁定指示器如图1所示，两个时钟CLK1和CLK2O经过鉴频鉴相器(PFD)，输出U和D
信号，再经过一个或
门，此时或门的输出(Y)占空比表示CLK1和CLK2O的
相位差。这个信号经过一个低通
滤波器后，与参考
电压VREF比较。如果CLK1与CLK2O的相位差比较大，Y的占空比就会较大，经过滤波器后
输出电压(VIN)会比较高，如果VIN>VREF，那么锁定指示器输出低；如果CLK1与CLK2O相位接近，VIN
精度。[0003] 然而，通过上述这种方式实现锁定指示器功能有以下几个问题：
[0004] 1、滤波器只能针对特定频率设计，不能
覆盖所有频段。
[0005] 2、通过相位判断锁定，误码率高。
[0006] 3、需要其它
电路来产生VREF电压。
发明内容
[0007] 为克服上述
现有技术存在的不足，本发明之目的在于提供一种基于频率比较的锁定指示器，其通过采用纯数字电路实现锁定指示器的功能，具有覆盖
频率范围广、码率低以及可准确设置锁定时频率的误差范围的优点。
[0008] 为达上述及其它目的，本发明提出一种基于频率比较的锁定指示器，包括：
[0009]
波形调整单元，用于将参考时钟CLKREF和VCO时钟CLKVCO分别整形为占空比为50％的整形参考时钟CLK1和整形VCO时钟CLK2O；
[0010] 边沿
鉴频器，用于将该整形参考时钟CLK1和整形VCO时钟CLK2O进行频率比较，并输出频率误差脉冲VOUT；
[0011] 该边沿鉴频器包括一
反相器、第三D触发器D3、第四D触发器D4以及异或非门X1，该波形调整单元输出的整形参考时钟CLK1一路连接至该第三D触发器D3的时钟输入端，另一路经该反相器反相后得到反相整形参考时钟，该反相整形参考时钟连接至该第四D触发器D4的时钟输入端，该整形VCO时钟CLK2O连接至该第三D触发器D3、第四D触发器D4的数据输入端，该第三D触发器D3、第四D触发器D4的同相输出端连接至该异或非门X1的输入端，该频率误差脉冲VOUT从该异或非门X1的输出端输出至该锁定指示产生单元；
[0012] 锁定指示产生单元，用于在该频率误差脉冲控制下对该整形参考时钟CLK1进行计数，并将计数输出进行与运算得到锁定指示信号。
[0013] 进一步地，该波形调整单元将输入波形的占空比调整为50％，同时不改变该整形参考时钟CLK1和整形VCO时钟CLK2O的频率之比。
[0014] 进一步地，该波形调整单元利用偶数个D触发器将输入波形的占空比调整为50％。
[0015] 进一步地，该波形调整单元至少包括第一D触发器D1与第二D触发器D2，该参考时钟CLKREF和VCO时钟CLKVCO分别连接第一D触发器D1、第二D触发器D2的时钟输入端，该第一D触发器D1、第二D触发器D2的反相输出端分别连接各自的数据输入端，该整形参考时钟CLK1和整形VCO时钟CLK2O分别从该第一D触发器D1、第二D触发器D2的同相输出端输出并输出至该边沿鉴频器。
[0016] 进一步地，该边沿鉴频器在该整形参考时钟CLK1和整形VCO时钟CLK2O的频率不同时输出频率误差脉冲VOUT，频率相差越大，频率误差脉冲频率越高。
[0017] 进一步地，该边沿鉴频器包括奇数个反相器、两路D触发器和一异或非门。
[0018] 进一步地，该锁定指示产生单元包括n计数器、n输入与门以及锁存D触发器。
[0019] 进一步地，该n计数器为带有重置功能的计数单元，如果其重置端R始终没有脉冲信号，那么计数器正常计数，经过n个整形参考时钟CLK1的周期后输出锁定指示信号变为高，此后即使重置端R有脉冲信号，输出不再变化；如果在正常计数过程中，少于n个整形参考时钟CLK1的周期内重置端R出现脉冲，则计数重新从0开始。
[0020] 进一步地，该锁定指示产生单元包括由n-1个D触发器D6～D(5+n-1)级联组成的计数器、n输入与门AND1以及锁存D触发器D5组成，该边沿鉴频器输出的频率误差脉冲VOUT连接至D触发器D6～D(5+n-1)的重置输入端R，该整形参考时钟CLK1还连接至D触发器D6的时钟输入端和n输入与门AND1的一输入端，该D触发器D6的同相输出端连接至该D触发器D7的时钟输入端，依次类推，该D触发器D(5+n-2)的同相输出端连接至该D触发器D(5+n-1)的时钟输入端，所有D触发器D6～D(5+n-1)的反相输出端连接至各自的数据输入端，所有D触发器D6～D(5+n-1)的同相输出端连接至该n输入与门AND1的n-1个输入端，n输入与门AND1的输出端连接至该锁存D触发器D5的时钟输入端，该锁存D触发器D5的数据输入端接电源或高电平，锁定指示信号从该锁存D触发器D5的同相输出端输出。
[0021] 与现有技术相比，本发明一种基于频率比较的锁定指示器通过采用纯数字电路，实现锁定指示器的功能，本发明有如下优点：
[0022] 1、只有数字电路，不存在滤波器，覆盖频率范围广。
[0023] 2、通过频率判断锁定，误码率低。
[0024] 3、不需要额外电路产生VREF。
[0025] 4、可以准确设置锁定时频率的误差范围。
附图说明
[0026] 图1为传统相位比较方式的锁定指示器的结构示意图；
[0027] 图2为本发明一种基于频率比较的锁定指示器的结构示意图；
[0028] 图3为本发明较佳
实施例中波形调整单元10的结构示意图；
[0029] 图4为本发明较佳实施例中边沿鉴频器20的结构示意图；
[0030] 图5为本发明较佳实施例中锁定指示产生单元30的结构示意图；
[0031] 图6为本发明中边沿鉴频器的时序图；
[0032] 图7为本发明中锁定指示产生单元的计数器的时序图。
具体实施方式
[0033] 以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本
说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
[0034] 图2为本发明一种基于频率比较的锁定指示器的结构示意图。如图2所示，本发明一种基于频率比较的锁定指示器包括波形调整单元10、边沿鉴频器20和计数器30。
[0035] 波形调整单元10，由偶数个D触发器组成(图示为2个)，用于将参考时钟CLKREF和VCO时钟CLKVCO分别整形为占空比为50％的整形参考时钟CLK1和整形VCO时钟CLK2O；边沿鉴频器20，由奇数个反相器、两路D触发器和异或非门组成，用于将整形参考时钟CLK1和整形VCO时钟CLK2O进行频率比较，并输出频率误差脉冲VOUT；锁定指示产生单元30，由n-1个D触发器级联组成的计数器、n输入与门以及锁存D触发器组成，用于在误差频率脉冲控制下对整形参考时钟CLK1进行计数，并将计数输出进行与运算得到锁定指示信号。
[0036] 图3为本发明较佳实施例中波形调整单元10的结构示意图。如图3所示，波形调整单元10由偶数个D触发器组成(图示为2个)，参考时钟CLKREF和VCO时钟CLKVCO分别连接D触发器D1、D2的时钟输入端CLK，D触发器D1、D2的反相输出端QB分别连接各自的数据输入端D，整形参考时钟CLK1和整形VCO时钟CLK2O分别从D触发器D1、D2的同相输出端Q输出并输出至边沿鉴频器20。在此需说明的是，波形调整单元10将输入波形的占空比调整为50％，同时不改变CLK1与CLK2O的频率之比，图3中使用的二
分频器只是一种可能的实现方法。
[0037] 图4为本发明较佳实施例中边沿鉴频器20的结构示意图。边沿鉴频器20由奇数个反相器、两路D触发器和异或非门组成，在本发明具体实施例中，边沿鉴频器20包括反相器INV1、D触发器D3、D4以及异或非门X1，波形调整单元10输出的整形参考时钟CLK1一路连接至D触发器D3的时钟输入端CLK，另一路经反相器INV1反相后得到反相整形参考时钟CLK1B，反相整形参考时钟CLK1B连接至D触发器D4的时钟输入端CLK，整形VCO时钟CLK2O连接至D触发器D3、D4的数据输入端D，D触发器D3、D4的同相输出端连接至异或非门X1的输入端，频率误差脉冲VOUT从异或非门X1的输出端输出至锁定指示产生单元30，即边沿触发器会在整形参考时钟CLK1与整形VCO时钟CLK2O的频率不同时在VOUT输出脉冲，频率相差越大，脉冲频率越高
[0038] 图5为本发明较佳实施例中锁定指示产生单元30的结构示意图。如图5所示，锁定指示产生单元30由n-1个D触发器级联组成的计数器(D6～D(5+n-1))、n输入与门AND1以及锁存D触发器D5组成。本发明中，锁定指示产生单元30中的n计数器是一个带有重置功能的计数单元，如果重置端R始终没有脉冲信号，那么计数器正常计数，经过n个CLK1的周期后输出LKDTR变为高，此后即使重置端R有脉冲信号，输出不再变化；如果在正常计数过程中，少于n个CLK1的周期内R出现脉冲，则计数重新从0开始。计数器可以有多种形式，图5只是给出其中一种结构，如图5所示，边沿鉴频器20输出的频率误差脉冲VOUT连接至D触发器D6～D(5+n-1)的重置输入端R，整形参考时钟CLK1还连接至由D触发器D6的时钟输入端CLK和n输入与门AND1的一输入端，D触发器D6的同相输出端连接至D触发器D7的时钟输入端CLK，……，D触发器D(5+n-2)的同相输出端连接至D触发器D(5+n-1)的时钟输入端CLK，D触发器D6～D(5+n-1)的反相输出端QB连接至各自的数据输入端D，D触发器D6～D(5+n-1)的同相输出端连接至n输入与门AND1的另n-1个输入端，n输入与门AND1的输出端连接至D触发器D5的时钟输入端CLK，D触发器D5的数据输入端接电源或高电平，锁定指示信号LKDTR从D触发器D5的同相输出端输出。
[0039] 图6为本发明中边沿鉴频器的时序图。首先，两个时钟CLKREF和CLKVCO经过波形调整单元，被分别调整成两个占空比是50％的信号CLK1、CLK2O。然后，两个时钟CLK1与CLK2O进入边沿鉴频器，边沿鉴频器使用CLK1的上升沿和下降沿依次采集CLK2O的电平。如果CLK1与CLK2O的频率一致，那么采集出的结果将是0、1、0、1、……(交替出现的“0”和“1”)。如果CLK1和CLK2O频率不一致，输入与输出的时序图如图6所示。实线箭头处出现了“0、0”的代码(也有可能是“1、1”)，这时，VOUT将变为高，直到下一个交替序列出现(“0、1”或者“1、0”)，后再次变更为低。
[0040] 图7为本发明中锁定指示产生单元的计数器的时序图。计数器按照输入端上升沿的数量，在输出端产生一个上升沿信号。这个上升沿的数目影响锁定指示器的精度。R是计数器的重置端(RESET)，只要R端输入高，计数器就将重新计数。一个n计数器的时序图如图7所示：
[0041] 如果CLK1与CLK2O频率相同，边沿鉴频器的输出始终保持低，计数器正常计数，到达预定值后，LKDTR值为高，即为锁定；如果CLK1与CLK2O频率不同，那么边沿鉴频器会不断输出正向脉冲，计数器不断被重置，输出始终为低。
[0042] 在
锁相环(PLL)中，通常都以两个时钟的相位差小于某个值来作为锁定的标准。但是在一些条件下(例如电容漏电、电荷
泵失配等等)即使内部处于稳定的锁定状态，相位差仍然维持在一个比较高的
水平。这时，相位比较式的锁定指示器就会认为PLL没有锁定而失效。但是以频率作为判断手段却不受上述问题的制约。
[0043] 另外，如果选取一个n计数器，那么只要在n个CLK1的周期内，R信号不为高，就将输出锁定。根据边沿鉴频器的工作原理，记CLK1的频率是f1，CLK2O的频率是f2，可以知道：
[0044]
[0045] 适当设置n就可以调整锁定时的频率精度。
[0046] 本发明中，波形调整单元10由两个用作二分频器的DFF(D触发器)组成，输入端的两个D触发器对输入的信号做一次二分频，这样可以保证CLK1和CLK2O的占空比是50％；随后CLK1和CLK2O进入边沿鉴频器进行频率比较；根据计数器的位数来辨别CLKVCO和CLKREF的频率是否接近。由于此处经过了1个二分频单元，所以锁定精度是原先的一半，即：
[0047]
[0048] 其中fREF和fVCO分别是CLKREF和CLKVCO的频率，n是计数器计数总数。
[0049] 可见，本发明一种基于频率比较的锁定指示器通过采用纯数字电路，实现锁定指示器的功能。与现有技术相比，本发明有如下优点：
[0050] 1、只有数字电路，不存在滤波器，覆盖频率范围广。
[0051] 2、通过频率判断锁定，误码率低。
[0052] 3、不需要额外电路产生VREF。
[0053] 4、可以准确设置锁定时频率的误差范围。
[0054] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如
权利要求书所列。
