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锁存器

阅读：1005发布：2020-05-16

专利汇可以提供锁存器专利检索，专利查询，专利分析的服务。并且本发明公开了一锁存器，包含一个存储单元，第一～第四共4个传输门，以及一个MULLER C单元。当锁存器处于穿通模式，时钟信号 CLK为高电平时，时钟信号 CLK_B为低电平,数据从输入端D传入,通过第一～第三传输门,到达存储单元内的第二和第四节点和输出端Q；处于锁存模式，当时钟信号CLK为低电平时，时钟信号CLK_B为高电平；第一～第三传输门关闭，第四传输门打开，数据从存储单元中输出，经过MULLER C单元，以及第四传输门到达输出端Q。本发明所述的锁存器在电路受到干扰时，能迅速恢复正确的逻辑状态。，下面是锁存器专利的具体信息内容。

权利要求

1.一种锁存器，其特征在于：包含一个存储单元，第一～第四共4个传输门，以及一个MULLER C单元；
所述的存储单元包含有4个PMOS及4个NMOS共8个MOS管，分为4组，每组包含一PMOS及一NMOS，每组两个MOS相接串联，即第一PMOS的漏极与第一NMOS的漏极相连，第二PMOS的漏极与第二NMOS的漏极相连，以此类推；所述4个PMOS的源极都接电源，4个NMOS的源极都接地；
所述第一PMOS的栅极与第四PMOS的漏极以及第三NMOS的栅极相连；
第二PMOS的栅极与第三PMOS的漏极以及第四NMOS的栅极相连；
第三PMOS的栅极与第二PMOS的漏极以及第一NMOS的栅极相连；
第四PMOS的栅极与第一PMOS的漏极以及第二NMOS的栅极相连；
第一～第三传输门，每个传输门分别接入两路时钟信号，包含时钟信号CLK及时钟信号CLK_B，且时钟信号CLK_B为时钟信号CLK的反向时钟信号；第四传输门的时钟信号与第一～第三传输门的时钟信号接法相反；
其中第一～第三传输门，输入端并联在一起形成整个锁存器的信号输入端口D，第一传输门的输出接第一PMOS的漏极，第二传输门的输出接第三PMOS的漏极；
所述MULLE C单元，包含第五及第六PMOS及第五、第六NMOS，以第五PMOS、第六PMOS、第五NMOS、第六NMOS的顺序依次串接，第五PMOS的源极接电源，第六NMOS的源极接地；第五PMOS的栅极与第六NMOS的栅极以及第二NMOS的栅极相连，第六PMOS的栅极与第五NMOS的栅极以及第四NMOS的栅极相连；
第六PMOS的漏极接第四传输门的输入端，第三传输门的输出端与第四传输门的输出端连接形成锁存器的输出端Q。
2.如权利要求1所述的锁存器，其特征在于：所述的四个传输门，每个均是由一个PMOS和一个NMOS并联形成，即PMOS的源端与NMOS的漏端相连，PMOS的漏端与NMOS的源端相连，第一～第三传输门的PMOS的栅极接时钟信号CLK_B,第一～第三传输门的NMOS的栅极接时钟信号CLK，第四传输门的PMOS的栅极接时钟信号CLK，第四传输门的NMOS的栅极接时钟信号CLK_B,四个传输门的PMOS或NMOS的源漏端分别作为输入输出端。
3.如权利要求1或2所述的锁存器，其特征在于：所述的传输门均为高速传输门。
4.如权利要求1所述的锁存器，其特征在于：所述的时钟信号CLK_B是由时钟信号CLK经一级反相器得到。
5.如权利要求1所述的锁存器，其特征在于：以第一PMOS与第一NMOS之间的连接点为第一节点，第二PMOS与第二NMOS之间的连接点为第二节点，以此类推，形成第一至第四共四个节点；穿通模式：当时钟信号CLK为高电平时，时钟信号CLK_B为低电平,数据从输入端D传入,通过第一～第三传输门,到达存储单元内的第二和第四节点和输出端Q；
锁存模式：当时钟信号CLK为低电平时，时钟信号CLK_B为高电平；第一～第三传输门关闭，第四传输门打开，数据从存储单元中输出，经过MULLER C单元，以及第四传输门到达输出端Q。
6.如权利要求5所述的锁存器，其特征在于：处于锁存模式时模拟单粒子翻转，分别在第一、第二、第三、第四结点施加干扰脉冲，锁存器输出不受影响，保持正确逻辑状态；当第四传输门输入端受到干扰时，所述输入端和输出节点Q迅速恢复正确的逻辑状态。

说明书全文

锁存器

技术领域

[0001] 本发明涉及半导体器件制造领域，特别是指一种低功耗、高性能、抗软错误的锁存器。

背景技术

[0002] 随着半导体制造工艺的不断进步，特征尺寸不断亚微米、深亚微米、纳米级甚至到目前的7纳米工艺节点。制造工艺的不断进步也给半导体器件的可靠性问题带来了一些新的挑战，其中之一就是存储器件中SEU(single event upset)的软错误问题(soft error)。发生的机理是：随着工艺节点的先进，存储节点的电容和电源电压都跟随着不断降低，这增加了集成电路对单粒子效应的敏感性。当粒子轰击节点时，就会产生扰动，而如果发生在敏感节点的话，一旦这个扰动足够大，就有可能使得该敏感节点的原逻辑状态翻转，产生单粒子翻转(SEU)。例如：当单个高能粒子如质子或α粒子等穿过芯片时，会在芯片中产生大量的电子空穴对，这些电子空穴对会形成瞬态电流，当芯片的尺寸越来越小时，这些由单粒子引起的瞬态电流可能会造成电路的逻辑状态翻转，从而产生软错误。如果这个翻转发生在存储单元中，这个错误就会被锁存住，传输出错误数据。soft error可能发生在不同种类不同领域的电子器件中，包含比如医疗设备或者汽车电子系统中。目前的具有锁存功能的存储器单元如图1所示。两个反相器串联成一个环路，如果N1节点的逻辑状态为1，则N2节点的逻辑状态为0；如果N1节点的逻辑状态为0，则N2节点的逻辑状态为1。数据在输入到锁存结构后会被保存下来，N1节点和N2节点会保持各自的逻辑状态，这是锁存结构的锁存功能。当N1或者N2被强制更改时，逻辑状态会发生改变。对soft error问题进行分析，在传统的锁存结构中，我们采得图1的波形如图2所示，以N1节点初始逻辑状态为0示例，当N1节点逻辑状态为0时，N2节点逻辑状态为1。从图中可看到，当给N1节点施加一个脉冲干扰SEU(单粒子翻转)时，N1的逻辑状态发生跳变，从原来的0变为1，同时，N1的改变也使得N2发生改变，使得N2从原来的1变为0，这样一来，错误的逻辑状态被锁存下来，如果从N1或者N2输出数据就会得到错误的数据。同理，波形图中，之后在N2节点也施加了一个脉冲干扰SEU(单粒子翻转)，N2的逻辑状态发生跳变，从原来的0变为1，同时，N2的改变也使得N1发生跳变，使得N1从1变为0。对于传统的锁存结构，如果存储节点发生了逻辑翻转，错误的逻辑状态就会被锁存下来，传输出错误数据。近些年，由于工艺节点不断先进，器件靠的越来越近，器件尺寸也越来越小，这使得电荷收集和电荷分享导致的单粒子多位翻转成为软错误的一个重要来源。

发明内容

[0003] 本发明所要解决的技术问题在于提供一种锁存器，在电路受到干扰时能快速自我恢复。

[0004] 为解决上述问题，本发明所述的锁存器，包含一个存储单元，第一～第四共4个传输门，以及一个MULLER C单元；

[0005] 所述的存储单元包含有4个PMOS及4个NMOS共8个MOS管，分为4组，每组包含一PMOS及一NMOS，每组两个MOS相接串联，即第一PMOS的漏极与第一NMOS的漏极相连，第二PMOS的漏极与第二NMOS的漏极相连，以此类推；所述4个PMOS的源极都接电源，4个NMOS的源极都接地；

[0006] 所述第一PMOS的栅极与第四PMOS的漏极以及第三NMOS的栅极相连；

[0007] 第二PMOS的栅极与第三PMOS的漏极以及第四NMOS的栅极相连；

[0008] 第三PMOS的栅极与第二PMOS的漏极以及第一NMOS的栅极相连；

[0009] 第四PMOS的栅极与第一PMOS的漏极以及第二NMOS的栅极相连；

[0010] 第一～第三传输门，每个传输门分别接入两路时钟信号，包含CLK及CLK_B，且CLK_B为CLK的反向时钟信号；第四传输门的时钟信号与第一～第三传输门的时钟信号接法相反；

[0011] 其中第一～第三传输门，输入端并联在一起形成整个锁存器的信号输入端口D，第一传输门的输出接第一PMOS的漏极，第二传输门的输出接第三PMOS的漏极；

[0012] 所述MULLE C单元，包含第五及第六PMOS及第五、第六NMOS，以第五PMOS、第六PMOS、第五NMOS、第六NMOS的顺序依次串接，第五PMOS的源极接电源，第六NMOS的源极接地；第五PMOS的栅极与第六NMOS的栅极以及第二NMOS的栅极相连，第六PMOS的栅极与第五NMOS的栅极以及第四NMOS的栅极相连；

[0013] 第六PMOS的漏极接第四传输门的输入端，第三传输门的输出端与第四传输门的输出端连接形成锁存器的输出端Q。

[0014] 进一步地，所述的四个传输门，每个均是由一个PMOS和一个NMOS并联形成，即PMOS的源端与NMOS的漏端相连，PMOS的漏端与NMOS的源端相连，第一～第三传输门的PMOS的栅极接时钟信号CLK_B,第一～第三传输门的NMOS的栅极接时钟信号CLK，第四传输门的PMOS的栅极接时钟信号CLK，第四传输门的NMOS的栅极接时钟信号CLK_B,四个传输门的PMOS或NMOS的源漏端分别作为输入输出端。

[0015] 进一步地，所述的传输门为高速传输门。

[0016] 进一步地，所述的时钟信号CLK_B是由时钟信号CLK经一级反相器得到。

[0017] 进一步地，以第一PMOS与第一NMOS之间的连接点为第一节点，第二PMOS与第二NMOS之间的连接点为第二节点，以此类推，形成第一至第四共四个节点；穿通模式：当时钟信号CLK为高电平时，时钟信号CLK_B为低电平,数据从输入端D传入,通过第一～第三传输门,到达存储单元内的第二和第四节点和输出端Q；

[0018] 锁存模式：当时钟信号CLK为低电平时，时钟信号CLK_B为高电平；第一～第三传输门关闭，第四传输门打开，数据从存储单元中输出，经过MULLER C单元，以及第四传输门到达输出端Q；

[0019] 进一步地，处于锁存模式时模拟单粒子翻转，分别在第一、第二、第三、第四结点施加干扰脉冲，锁存器输出不受影响，保持正确逻辑状态；当第四传输门输入端受到干扰时，所述输入端和输出节点Q迅速恢复正确的逻辑状态。

[0020] 本发明所述的锁存器，能稳定地输入输出数据，当电路出现干扰时，能迅速自我恢复，回到原来的正确逻辑状态。附图说明

[0021] 图1是传统的存储器单元电路结构。

[0022] 图2是本发明锁存器的电路结构示意图。

[0023] 图3是本发明锁存器的仿真时序图。

[0024] 附图标记说明

[0025] P1～P6：第一～第六PMOS

[0026] N1～N6：第一～第六NMOS

[0027] TG1～TG4：第一～第四传输门

[0028] S1～S4：第一～第四节点

具体实施方式

[0029] 本发明所述的锁存器，如图2所示，包含一个存储单元，第一～第四共4个高速传输门，以及一个MULLER C单元。

[0030] 所述的存储单元包含有4个PMOS及4个NMOS共8个MOS管，分为4组，每组包含一PMOS及一NMOS，每组两个MOS相接串联，即第一PMOS的漏极与第一NMOS的漏极相连，第二PMOS的漏极与第二NMOS的漏极相连，以此类推；所述4个PMOS的源极都接电源，4个NMOS的源极都接地。

[0031] 所述第一PMOS的栅极与第四PMOS的漏极以及第三NMOS的栅极相连。

[0032] 第二PMOS的栅极与第三PMOS的漏极以及第四NMOS的栅极相连。

[0033] 第三PMOS的栅极与第二PMOS的漏极以及第一NMOS的栅极相连。

[0034] 第四PMOS的栅极与第一PMOS的漏极以及第二NMOS的栅极相连。

[0035] 第一～第三高速传输门，每个传输门分别接入两路时钟信号，包含CLK及CLK_B，且CLK_B为CLK的反向时钟信号，是由CLK时钟经一级反相器得到。第一～第三高速传输门，输入端并联在一起形成整个锁存器的信号输入端口D，第一高速传输门的输出接第一PMOS的漏极，第二高速传输门的输出接第三PMOS的漏极。

[0036] 所述的四个高速传输门，每个均是由一个PMOS和一个NMOS并联形成，即PMOS的源端与NMOS的漏端相连，PMOS的漏端与NMOS的源端相连。第四高速传输门的时钟信号与第一～第三高速传输门的时钟信号接法相反，具体是，第一～第三高速传输门的PMOS的栅极接时钟CLK_B,第一～第三高速传输门的NMOS的栅极接时钟CLK，第四传输门的PMOS的栅极接时钟CLK，第四高速传输门的NMOS的栅极接CLK_B,四个高速传输门的PMOS或NMOS的源漏端分别作为输入输出端。

[0037] 所述MULLE C单元，包含第五及第六PMOS及第五、第六NMOS。以第五PMOS、第六PMOS、第五NMOS、第六NMOS的顺序依次串接，第五PMOS的源极接电源，第六NMOS的源极接地；第五PMOS的栅极与第六NMOS的栅极以及第二NMOS的栅极相连，第六PMOS的栅极与第五NMOS的栅极以及第四NMOS的栅极相连。

[0038] MULLE C单元具有类似反相器功能。

[0039] 第六PMOS的漏极接第四传输门的输入端，第三传输门的输出端与第四传输门的输出端连接形成锁存器的输出端Q。

[0040] 以第一PMOS与第一NMOS之间的连接点为第一节点S1，第二PMOS与第二NMOS之间的连接点为第二节点S2，以此类推，形成第一至第四共四个节点S1～S4。

[0041] 穿通模式：当时钟信号CLK为高电平时，CLK_B为低电平,数据从输入端D传入,通过第一～第三传输门,到达存储单元内的第二和第四节点和输出端Q。

[0042] 锁存模式：当时钟信号CLK为低电平时，CLK_B为高电平；第一～第三传输门关闭，第四传输门打开，数据从存储单元中输出，经过MULLER C单元，以及第四传输门到达输出端Q。

[0043] 处于锁存模式时模拟单粒子翻转，分别在第一、第二、第三、第四结点施加干扰脉冲，锁存器输出不受影响，保持正确逻辑状态；当第四传输门输入端受到干扰时，所述输入端和输出节点Q迅速恢复正确的逻辑状态。如图3的仿真波形所示，当处于锁存模式时，为了模拟单粒子翻转，分别在S1、S2、S3、S4,4个结点施加干扰脉冲，可以看到，电路的输出没有受到影响，保持正确逻辑状态。当节点M受到干扰时，节点M和输出节点Q很快回到了正确的逻辑状态。

[0044] 以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

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