图1示出了现有技术存储模块。如图所示，所述存储模块包括通常为 PCB(印刷电路板)的支承体10。在支承体10的每一面上安装多个半导体 存储芯片12。所述支承体10包括多个通孔(via)和多条导线(未示出)，从而 将所述多个半导体存储芯片12连接至存储模块的端子14。所述通孔和导线 形成了控制信号线和内部数据线。将位于支承体10的两面上的存储芯片12 连接至控制信号线，使得存储芯片12从端子14接收相同的控制信号。结果， 如图所示，可以从概念上将安装在支承体10的两面上的存储芯片12看作向 单条数据线16输出。换言之，存在受到相同的控制信号控制的单组存储芯 片，将这样的存储模块称为具有等级(rank)1。出于举例的目的，还将每一 存储芯片12示为每次输出4位，因而所述存储模块作为一个整体可以在数 据线16上传输72位。
与图1中的单等级存储模块相反，图2示出了具有等级2的现有技术存 储模块。如图2所示，支承体110包括安装在支承体110的第一面上的第一 组半导体存储芯片112′-1和安装在支承体110的相反的第二面上的第二组半 导体存储芯片112′-2。支承体110包括通孔和导线，从而将所述第一和第二 组半导体存储芯片112′-1和112′-2连接至端子114′。本领域公知，将第一和 第二组半导体存储芯片112′-1和112′-2连接至控制信号线和内部数据线，使 得每次仅启用第一和第二组半导体存储芯片112′-1和112′-2之一。相应地， 尽管将第一和第二组半导体存储芯片112′-1和112′-2连接至相同的端子114′， 但是可以从概念上将所述存储模块看作具有两条独立的数据线116′-1和 116′-2。
例如，通常将一个或多个被称为片选(chip select)或启用(enable)信号的信 号施加至至少一条控制线，以控制启用哪组芯片。如果将片选信号设置为逻 辑电平零，那么启用第一组半导体存储芯片112′-1，并且可以认为将其连接 至了第一数据线116′-1。但是，如果片选信号为逻辑1，那么启用第二组半 导体存储芯片112′-2，并且可以认为将其连接至第二数据线116′-2。由于在 这一存储模块内存在两组可单独选择的半导体存储芯片，因而称所述存储模 块的等级为2。出于举例的目的，还将每一存储芯片112′示为每次输出8位， 因而所述存储模块作为一个整体在数据线116′-1或116′-2上可以传输72位。
图3示出了另一现有技术存储模块。图3的存储模块与图2的存储模块 的类似之处在于存储模块的等级为2。但是，图3的存储模块包括安装在支 承体的每一面上的半导体存储芯片的叠置体。即，如图3所示，所述半导体 模块包括支承体20。支承体20的第一侧或面21包括多个安装位置26-1到 26-n。将第一组22的半导体存储器件22-1到22-n分别安装到安装位置26-1 到26-n。类似地，支承体20的第二侧或面23包括多个安装位置28-1到28-n。 将第二组24的半导体存储器件24-1到24-n分别安装到安装位置28-1到 28-n。第一和第二组半导体存储器件22和24中的每者具有诸如图4A所示 的结构。
图4A示出了具有多个叠置的管芯(die)或芯片(chip)的现有技术半导体存 储器件。在图4A的例子中，所述半导体存储器件包括两个半导体存储管芯 或芯片10-1和10-2。将叠置管芯或芯片10-1或10-2中的每者的输入和输出 电连接至位于存储器件的外表面上的外部焊盘的阵列12中的相关外部焊盘。 本领域公知，外部焊盘的阵列12可以是球栅阵列(ball grid array)。
如图4A所示，阵列12包括左侧区域12-1、中央区域12-2和右侧区域 12-3。中央区域12-2不包括外部焊盘，因而阵列12实际为左侧阵列12-1和 右侧阵列12-3。如图进一步所示，左侧和右侧阵列12-1和12-3中的每一外 部焊盘与特定信号相关，这是本领域公知的。由于与每一焊盘相关的信号是 公知的，因而将不再对其详细讨论。相反，出于讨论的目的，将只讨论位于 左侧和右侧阵列12-1和12-3中的突出显示的外部焊盘。
如图所示，左侧阵列12-1包括用于第一时钟启用信号CKE0和第二时 钟启用信号CKE1的外部焊盘。将第一管芯10-1连接至与所述第一时钟启 用信号CKE0相关的外部焊盘，将第二管芯10-2连接至与所述第二时钟启 用信号CKE1相关的外部焊盘。相应地，在本说明书中，还可以将这些外部 焊盘称为第一和第二时钟启用外部焊盘cke0和cke1。即，对于阵列12而言， 大写表示信号，小写表示焊盘。右侧阵列12-3包括用于第一和第二片选信 号CSB0和CSB1的相应外部焊盘，还包括用于第一和第二管芯上(on-die) 端子启用信号ODT0和ODT1的相应外部焊盘。将第一管芯10-1连接至与 第一片选信号CSB0和第一管芯上端子启用信号ODT0相关的外部焊盘。将 第二管芯10-2连接至与第二片选信号CSB1和第二管芯上端子启用信号 ODT1相关的外部焊盘。
片选信号CSB0和CSB1指示是启用半导体存储器件22或24的第一芯 片10-1还是启用第二芯片10-2。管芯上端子信号ODT0和ODT1指示是使 半导体存储器件22或24的第一芯片10-1还是使第二芯片10-2启用管芯上 端子，时钟启用信号指示是使半导体存储器件22或24中的第一芯片10-1 还是使第二芯片10-2启用其时钟。
参考图3，支承体20包括通孔和导线，从而将第一和第二组半导体存储 器件22和24连接至例如图1和图2所示的端子(未示出)。本领域公知， 第一和第二组半导体存储器件22和24使阵列12内的相同外部焊盘连接至 相同的控制信号线和端子，因而一次只能启用第一和第二组半导体存储器件 22和24中的第一芯片10-1或者第二芯片10-2。相应地，尽管将第一和第二 组半导体存储器件22和24连接到了相同的端子，但是，所述存储模块具有 等级2且可以在概念上认为其具有两条独立的数据线。
图3示出了两条作为例子的控制信号线CON1L和CON2L，以及时钟信 号线CKL。第一和第二控制信号线CON1L和CON2L每者传输相应的控制 信号CON1和CON2，而时钟信号线CKL则传输时钟信号CK。但是，应当 认识到不只存在图示的两条控制信号线CON1L和CON2L。例如，第一和第 二控制信号CON1和CON2可以是第一和第二时钟启用信号CKE0和CKE1、 第一和第二片选信号CSB0和CSB1或者第一和第二管芯上端子信号ODT0 和ODT1。由连接至端子电压Vtt的电阻Rtt端接每条控制信号线CON1L、 CON2L和CKL。
图4B示出了图3中对应的一对储存器件与支承体的连接。具体而言， 图4B示出了存储器件22和反面的或者对应的存储器件24与支承体20的连 接的一部分。如图所示，将存储器件22中的第一管芯10-1的管脚或焊盘1c1 电连接到阵列12中的外部焊盘c1，将存储器件22中的第二管芯10-2的管 脚(pin)或焊盘(pad)2c2电连接到阵列12中的外部焊盘c2。在这一例子中， 外部焊盘c1和c2可以分别对应于第一和第二时钟启用外部焊盘cke0和 cke1。此外，将存储器件22的第一管芯10-1的时钟信号焊盘1ck和第二管 芯10-2的时钟信号焊盘2ck连接至阵列12中的外部时钟信号焊盘ck。
类似地，对于反面的半导体存储器件24而言，将存储器件24中的第一 管芯10-1的管脚或焊盘1c1′电连接到阵列12中的外部焊盘c1′，将存储器件 24中的第二管芯10-2的管脚或焊盘2c2′电连接到阵列12中的外部焊盘c2′。 在这一例子中，外部焊盘c1′和c2′可以分别对应于第一和第二时钟启用外部 焊盘cke0和cke1。此外，将存储器件24的第一管芯10-1的时钟信号焊盘 1ck′和第二管芯10-2的时钟信号焊盘2ck′连接至阵列12中的外部时钟信号 焊盘ck′。
如图4B所示，半导体存储器件24相对于半导体存储器件22翻转(flip)， 半导体存储器件24的左侧阵列12-1对面面对半导体器件22的右侧阵列 12-3。同样地，半导体存储器件24的右侧阵列12-3对面面对半导体存储器 件22的左侧阵列12-1。
将存储器件22的外部焊盘c1连接至支承体20的第一控制信号焊盘C1， 将第一控制信号焊盘C1通过第一控制信号通孔C1-1在点b处连接至第一控 制信号线CON1L。将存储器件24的对应的外部焊盘c1′连接至支承体20的 第一控制信号焊盘C1′，将第一控制信号焊盘C1′通过第一控制信号通孔C1-1′ 在点b′处连接至第一控制信号线CON1L。
将存储器件22的外部焊盘c2连接至支承体20的第二控制信号焊盘C2， 将第二控制信号焊盘C2通过第二控制信号通孔C2-1在点a处连接至第二控 制信号线CON2L。将存储器件24的对应的外部焊盘c2′连接至支承体20的 第二控制信号焊盘C2′，将第二控制信号焊盘C2′通过第二控制信号通孔C2-1′ 在点a′处连接至第二控制信号线CON2L。
将存储器件22的外部时钟信号焊盘ck连接至支承体20的时钟信号焊 盘CKP，将存储器件24的对应的外部时钟信号焊盘ck′连接至支承体20的 时钟信号焊盘CKP′。将时钟信号焊盘CKP和CKP′通过贯穿通孔(through-hole via)CK1-1在点d处连接至时钟信号线CKL。
可以认识到，第一和第二存储器件22和24中的第一管芯10-1形成了 通过第一组控制信号(例如，时钟启用信号CKE0、片选信号CSB0等)控 制的第一组芯片，第一和第二存储器件22和24中的第二管芯10-2形成了 通过第二组控制信号(例如，时钟启用信号CKE1、片选信号CSB1等)控 制的第二组芯片。因此，图3所示的存储模块的等级为2。
可以进一步认识到，由于点b和b′之间以及点a和a′之间的分离，第一 和第二半导体存储器件22和24将在不同时间接收第一和第二控制信号线 CON1L和CON2L上的控制信号。将这种现象称为偏斜(skew)，其可能在 存储模块的操作当中引起时序问题(timing problem)。
而且，还采用支承体20中的若干通孔将支承体20的焊盘连接至信号线 CON1L、CON2L和CKL。已知的是，支承体20通常是由几个层构成的PCB。 信号线CON1L、CON2L和CKL形成于PCB的内层上。相应地，采用通孔 将PCB的外层上的焊盘电连接至所述信号线。图5示出了不同类型的通孔： 盲(blind)通孔、埋入通孔和贯穿通孔。通常，通孔是指穿过PCB的一个 或多个层的已经填充了导电材料的孔。盲通孔从PCB的某一外层延伸至其 某一内层。埋入通孔从PCB的某一内层延伸至其另一内层。贯穿通孔从PCB 的某一外层延伸至其另一外层。如图4B所示，采用贯穿通孔将时钟信号焊 盘CKP和CKP′连接至时钟信号线CKL。此外，采用四个盲通孔C1-1、C1-1′、 C2-1和C2-1 ′将焊盘C1、C1′、C2和C2′连接至它们各自的控制信号线CON1L 和CON2L。

本发明涉及一种半导体存储器件。
在一个实施例中，一种半导体存储器件至少包括第一半导体存储管芯， 所述半导体存储器件的表面包括多个连接器。所述多个连接器中的至少一个 电连接到所述第一半导体存储管芯。所述多个连接器至少包括第一和第二控 制信号连接器。所述第一控制信号连接器用于第一类型的第一控制信号，所 述第二控制信号连接器用于第一类型的第二控制信号，所述第一和第二控制 信号连接器设置在所述表面的不同区域内。例如，所述第一类型可以是片选 信号、时钟启用信号或管芯上端子启用信号。
在一个实施例中，所述表面包括与第二区域隔开的第一区域。所述第一 区域包括所述多个连接器中的第一部分，所述第二区域包括所述多个连接器 中的第二部分。所述多个连接器中的第一部分包括第一控制信号连接器，所 述多个连接器中的第二部分包括第二控制信号连接器。
又一实施例至少还包括叠置在所述第一半导体存储管芯上的第二半导 体存储管芯，并且所述多个连接器中的至少一个电连接到所述第二半导体存 储管芯。
本发明还涉及存储器件支承体。
在一个实施例中，所述支承体包括具有第一表面和反面的第二表面的衬 底。所述第一表面包括用于电连接至第一半导体存储器件的第一多个连接 器。所述第二表面包括用于电连接至第二半导体存储器件的第二多个连接 器。所述第一多个连接器包括第一类型的第一和第二控制信号连接器，所述 第一和第二控制信号连接器设置在所述第一表面的不同区域上。所述第二多 个连接器包括第一类型的第三和第四控制信号连接器，所述第三和第四控制 信号连接器设置在所述第二表面的不同区域上。所述第三控制信号连接器电 连接到所述第一控制信号连接器，所述第四控制信号连接器电连接到所述第 二控制信号连接器。包括所述第一控制信号连接器的所述第一表面的区域与 包括所述第三控制信号连接器的所述第二表面的区域成镜像，包括所述第二 控制信号连接器的所述第二表面的区域与包括所述第四控制信号连接器的 所述第二表面的区域成镜像。
根据另一实施例，所述存储器件支承体包括具有第一表面和反面的第二 表面的衬底。所述第一表面包括用于电连接至第一半导体存储器件的第一多 个连接器。所述第二表面包括用于电连接至第二半导体存储器件的第二多个 连接器。所述第一多个连接器包括第一时钟信号连接器以及第一和第二控制 信号连接器。所述第二多个连接器包括第二时钟信号连接器以及第三和第四 控制信号连接器。所述第一和第三控制信号连接器通过所述衬底内的第一贯 穿通孔电连接。所述第二和第四控制信号连接器通过所述衬底内的第二贯穿 通孔电连接。第一和第二时钟信号连接器通过第三贯穿通孔电连接。
本发明还涉及一种存储模块。
在一个实施例中，所述存储模块包括具有第一面和反面的第二面的支承 体衬底。所述第一面具有至少一个第一安装部分，所述第二面具有至少一个 第二安装部分。将半导体存储器件安装到每一第一安装部分和每一第二安装 部分内。每一半导体存储器件至少包括第一半导体存储管芯和包括多个连接 器的表面。所述多个连接器中的至少一个电连接到所述第一半导体存储管 芯，并且所述多个连接器中的至少一个电连接到所述支承体。所述多个连接 器至少包括第一和第二控制信号连接器。所述第一控制信号连接器用于第一 类型的第一控制信号，所述第二控制信号连接器用于第一类型的第二控制信 号。所述第一和第二连接器设置在所述表面的不同区域内。
根据又一实施例，所述存储模块包括具有第一面和反面的第二面的支承 体衬底。所述第一面具有至少一个第一安装部分，所述第二面具有至少一个 第二安装部分。所述支承体至少具有设置于其内的第一控制线和第二控制 线。每一第一安装部分具有第一电连接器布置，每一第二安装部分具有第二 电连接器布置。半导体存储器件安装到每一第一安装部分和每一第二安装部 分内。每一半导体存储器件至少包括第一和第二半导体存储管芯和第三电连 接器布置。所述第三电连接器布置电连接到所述第一和第二电连接器布置之 一。所述第三电连接器布置包括具有多个连接器的表面。所述多个连接器至 少包括电连接到所述第一半导体存储管芯的第一控制信号连接器和电连接 到所述第二半导体存储管芯的第二控制信号连接器。所述第一和第二控制信 号连接器设置在所述表面的不同区域内。所述第二和第三电连接器布置构造 为使得安装在所述第一面上的半导体存储器件具有电连接到所述第一控制 线的所述第一半导体存储管芯和电连接到所述第二控制线的所述第二半导 体存储管芯。使安装在所述第二面上的半导体存储器件具有电连接到所述第 一控制线的所述第二半导体存储管芯和电连接到所述第二控制线的所述第 一半导体存储管芯。
附图说明
通过下文给出的详细说明和附图，本发明将得到更为充分的理解，所述 详细说明和附图只是出于举例说明的目的而给出的，因而不对本发明构成限 制，在附图中，采用类似的附图标记表示类似的元件，其中：
图1示出了具有等级1的现有技术存储模块。
图2示出了具有等级2的现有技术存储模块。
图3示出了具有等级2并且包括叠置的管芯半导体存储器件的现有技术 存储模块。
图4A示出了图3的叠置管芯半导体存储器件的外部焊盘结构。
图4B详细示出了图3中对应的储存器件对与支承体的连接。
图5示出了公知的印刷电路板中的通孔类型。
图6示出了根据本发明的示范性实施例的存储模块。
图7示出了根据本发明的示范性实施例的图6中的叠置管芯半导体存储 器件的外部焊盘结构。
图8详细示出了图6中对应的储存器件对与支承体的连接。
图9-14示出了采用根据示范性实施例的存储模块的另外的示范性实施 例。

现在将参考附图更为充分地描述示范性实施例。但是，可以通过很多种 不同的形式体现示范性实施例，不应将其视为仅局限于文中阐述的示例实施 例。提供示范性实施例的目的在于使本说明书全面透彻，并且向本领域技术 人员充分传达其范围。在某些示范性实施例中，未详细说明公知的工艺、公 知的器件结构和公知的技术，以避免对示范性实施例的解释不简洁清楚。在 整个说明书中，采用附图中的类似的附图标记表示类似的元件。
应当理解，在称某一元件或层位于另一元件或层“上”或者“连接至” 或“耦合至”另一元件或层时，其可以直接位于所述的另一元件或层上或者 直接连接或耦合至所述的另一元件或层，也可以存在中间元件或层。相反， 在称某一元件直接位于另一元件或层上，或者直接连接至或直接耦合至另一 元件或层时，就不会存在中间元件或层。就文中的使用而言，“和/或”一词 包括相关列举条目中的一个或多个条目的任何和所有组合。
应当理解，尽管文中可能采用第一、第二、第三等词汇描述各个元件、 部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应 受这些词汇的限制。只是采用这些词汇将某一元件、部件、区域、层或部分 与其他元件、部件、区域、层或部分区分开。因而，在不背离示范性实施例 的教导的情况下，可以将下文讨论的第一元件、部件、区域、层或部分称为 第二元件、部件、区域、层或部分。
为了便于说明，文中可能采用诸如“下面”、“之下”、“下部”、“之上”、 “上部”等的空间相对术语描述某一元件或特征与图中所示的其他元件或特 征之间的关系。应当理解，所述空间相对术语可旨在涵盖除了图中示出的取 向之外的、处于使用或操作中的器件的不同取向。例如，如果翻转图中的器 件，那么被描述为位于其他元件或特征“之下”或“下面”的元件将位于所 述的其他元件或特征“之上”。因而，作为例子，“之下”一词可以包括之上 和之下两种取向。可以使器件具有其他取向(旋转90度或其他取向)，那么 文中采用的空间相对描述符将得到相应的解释。
文中采用的术语只是为了描述特定的示范性实施例，因而不存在限定作 用。就文中的使用而言，单数形式“一”、“一个”、“该”可能旨在包括复数 形式，除非上下文明确地另行说明。还应当理解，本说明书中采用的“包括” 一词指定了所列举的特征、整体(integer)、步骤、操作、元件和/或部件的 存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/ 或其集合的存在或添加。
除非另行定义，否则文中采用的所有术语(包括科技术语)具有与本领 域技术人员通常理解的相同的含义。还应当理解，应当将术语，例如，通常 使用的词典中定义的那些术语，解释为具有与其在相关技术的语境中所具有 的含义相一致的含义，不应按照理想化或过度刻板的含义对其加以解释，除 非文中特地给出了这样的定义。
图6示出了根据本发明的实施例的存储模块。图6的存储模块包括安装 在支承体的每一面上的半导体存储芯片的叠置体。即，如图6所示，所述半 导体模块包括支承体120。所述支承体120可以是印刷电路板(PCB)，但不 限于这一实施例。支承体120的第一侧或面121包括多个安装位置126-1到 126-n。将第一组122的半导体存储器件122-1到122-n分别安装到安装位置 126-1到126-n。类似地，支承体120的第二侧或面123包括多个安装位置 128-1到128-n。将第二组124的半导体存储器件124-1到124-n分别安装到 安装位置128-1到128-n。第一和第二组半导体存储器件122和124中的每 者具有诸如图7所示的结构。
图7示出了具有多个叠置管芯或芯片的半导体存储器件。也可以将半导 体存储器件122和124称为半导体芯片封装。在图7的例子中，所述半导体 存储器件或芯片封装包括两个半导体存储管芯或芯片10-1和10-2。叠置管 芯或芯片10-1或10-2中的每者具有电连接至位于所述存储器件或芯片封装 的外表面上的外部连接器的阵列12′中的相关外部连接器的输入和输出。所 述的外部连接器的阵列12′可以是球栅阵列，但是本发明不限于这一实施例。 例如，所述连接器可以是焊盘。仅出于举例的目的，将在说明书的其余部分 内把连接器称为焊盘。
如图7所示，阵列12′包括左侧区域12-1′、中央区域12-2′和右侧区域 12-3′。中央区域12-2′不包括外部焊盘，因而阵列12′实际上是设置在中心线 11的两侧的左侧阵列12-1′和右侧阵列12-3′。如图进一步所示，左侧和右侧 阵列12-1′和12-3′中的每一外部焊盘与特定信号相关，这是本领域公知的。 由于与每一焊盘相关的信号是公知的，因而将不再对其详细讨论。相反，出 于讨论的目的，将只讨论位于左侧和右侧阵列12-1′和12-3′中的突出显示的 外部焊盘。
如图所示，左侧阵列12-1′不包括针对特定功能的两对控制信号。类似地， 右侧阵列12-3′也不包括针对特定功能的两对控制信号。例如，如图7所示， 用于第一时钟启用信号CKE0、第一片选信号CS0和第一管芯上端子信号 ODT0的外部焊盘位于左侧阵列12-1′内。用于第二时钟启用信号CKE1、第 二片选信号CS1和第二管芯上端子信号ODT1的外部焊盘位于右侧阵列 12-3′内。出于参考的目的，将采用小写附图标记表示外部焊盘，采用大写附 图标记表示与所述外部焊盘相关的信号。例如，片选外部焊盘cs0与片选信 号CS0相关。
将第一管芯10-1连接至第一时钟启用外部焊盘cke0、第一片选外部焊 盘cs0和第一管芯上端子焊盘odt0。将第二管芯10-2连接至第二时钟启用外 部焊盘cke1、第二片选外部焊盘cs1和第二管芯上端子外部焊盘odt1。
片选信号CS0和CS1指示是启用半导体存储器件122或124中的第一 芯片10-1还是启用其第二芯片10-2。管芯上端子信号ODT0和ODT1指示 是使半导体存储器件122或124的第一芯片10-1还是使其第二芯片10-2启 用管芯上端子，时钟启用信号CKE0和CKE1指示是使半导体存储器件122 或124中的第一芯片10-1还是使其第二芯片10-2启用其时钟。
返回至图6，支承体1 20包括通孔和导线，从而将第一和第二组半导体 存储器件122和124连接至端子(未示出)。所述端子可以与图2中的相同。 图6示出了两条作为例子的控制信号线CON1L和CON2L，以及时钟信号线 CKL。第一和第二控制信号线CON1L和CON2L每者传输相应的控制信号 CON1和CON2，而时钟信号线CKL则传输时钟信号CK。但是，应当认识 到不只存在图示的两条控制信号线CON1L和CON2L。例如，第一和第二控 制信号CON1和CON2可以是第一和第二时钟启用信号CKE0和CKE1、第 一和第二片选信号CS0和CS1、或者第一和第二管芯上端子信号ODT0和 ODT1。由连接至端子电压Vtt的电阻Rtt端接(terminate)每条控制信号线 CON1L、CON2L和CKL。
图8示出了图6中对应的一对储存器件与支承体的连接。支承体120还 包括外部连接器(例如，焊球(ball)、焊盘和/或其它等)，在说明书的其余部 分中将这些外部连接器称为焊盘。具体而言，图8示出了存储器件122和对 面面对的或对应的存储器件124与支承体120的连接的一部分。如图所示， 将存储器件122中的第一管芯10-1的管脚或焊盘1c1电连接到左侧阵列12-1′ 中的外部焊盘c1，将存储器件122中的第二管芯10-2的管脚或焊盘2c2电 连接到右侧阵列12-3′中的外部焊盘c2。在这一例子中，外部焊盘c1和c2 可以分别是第一和第二片选外部焊盘cs0和cs1。但是，应当理解，外部焊 盘c1和c2可以表示时钟启用外部焊盘cke0和cke1、管芯上端子外部焊盘 odt0和odt1等。此外，将存储器件122的第一管芯10-1的时钟信号焊盘1ck 和第二管芯10-2的时钟信号焊盘2ck连接至阵列12′中的外部时钟信号焊盘 ck。
对于对面面对的半导体存储器件124而言，将存储器件124中的第一管 芯10-1的管脚或焊盘1c1′电连接到左侧阵列12-1′中的外部焊盘c1′，将存储 器件124中的第二管芯10-2的管脚或焊盘2c2′电连接到右侧阵列12-3′中的 外部焊盘c2′。在这一例子中，外部焊盘c1′和c2′可以分别对应于第一和第二 片选外部焊盘cs0和cs1。此外，将存储器件124的第一管芯10-1的时钟信 号焊盘1ck′和第二管芯10-2的时钟信号焊盘2ck′连接至阵列12′中的外部时 钟信号焊盘ck′。
如图8所示，半导体存储器件124相对于半导体存储器件122翻转，半 导体存储器件124的左侧阵列12-1′对面面对半导体存储器件122的右侧阵列 12-3′或者与之成镜像。类似地，半导体存储器件124的右侧阵列12-3′对面面 对半导体存储器件122的左侧阵列12-1′或与之成镜像。
将存储器件122的外部焊盘c1连接至支承体120的第一控制信号焊盘 C1，使第一控制信号焊盘C1通过第一控制信号通孔C1-1在点b处连接至 第一控制信号线CON1L。但是，将存储器件124的外部焊盘c2′连接至支承 体120的第一控制信号焊盘C1′，将第一控制信号焊盘C1′通过第一控制信号 通孔C1-1′在点b处连接至第一控制信号线CON1L。应当认识到，存储器件 122的第一管芯10-1和存储器件124的第二管芯10-2接收第一控制信号线 CON1L上的控制信号CON1。也就是说，即使将外部焊盘c1和c2描述为可 能与第一和第二片选信号CS0和CS1相关，并且即使将外部焊盘c1′和c2′ 描述为可能与第一和第二片选信号CS0和CS1相关，也应当认识到本发明 的实施例不限于这一相关情况。相反，在这一实施例中，外部焊盘c1和c2′ 可以与(例如)第一片选信号CS0相关。
将存储器件122的外部焊盘c2连接至支承体120的第二控制信号焊盘 C2，将第二控制信号焊盘C2通过第二控制信号通孔C2-1在点c处连接至第 二控制信号线CON2L。但是，将存储器件124的外部焊盘c1′连接至支承体 120的第二控制信号焊盘C2′，将第二控制信号焊盘C2′通过第二控制信号通 孔C2-1′在点c处连接至第二控制信号线CON2L。将认识到，存储器件122 的第二管芯10-2和存储器件124的第一管芯10-1接收第二控制信号线 CON2L上的第二控制信号CON2。相应地，在这一实施例中，外部焊盘c2 和c1′可以与第二片选信号CS1相关。
将存储器件122的外部时钟信号焊盘ck连接至支承体120的时钟信号 焊盘CKP，将存储器件124的对应的外部时钟信号焊盘ck′连接至支承体120 的时钟信号焊盘CKP′。将时钟信号焊盘CKP和CKP′通过通孔CK1-1在点a 处连接至时钟信号线CKL。
由上述说明显然可以看出，储存器件122中的第一管芯10-1和储存器 件124中的第二管芯10-2被作为第一组存储芯片控制(例如启用)，储存器 件122中的第二管芯10-2和存储器件124中的第一管芯10-1被作为第二组 存储芯片控制。相应地，图6所示的存储模块的等级为2。
将认识到，通过为储存器件122和124建立其中在左侧和右侧阵列12-1′ 和12-3′之间划分对应信号焊盘对(例如，片选外部焊盘cs1和cs0)的阵列 12′，使存储器件124中的右侧阵列12-3′的控制信号焊盘与存储器件122中 的左侧阵列12-1′的控制信号焊盘更加接近地镜像。此外，储存器件124中的 左侧阵列12-1′的控制信号焊盘与储存器件122中的右侧阵列12-3′的控制信 号焊盘更加接近地镜像。因此，用于储存器件124中的第二管芯10-2的控 制信号焊盘12′通过支承体1 20与用于存储器件122中的第一管芯10-1的控 制信号焊盘12′基本对齐。此外，储存器件124中的第一管芯10-1的控制信 号焊盘12′通过支承体120与储存器件124的第二管芯10-2的控制信号焊盘 12′基本对齐。这允许将用于储存器件124中的第二管芯10-2的控制信号焊 盘12′与用于存储器件122中的第一管芯10-1的控制信号焊盘12′在相同的连 接点处连接至相同的控制信号线。类似地，这允许将用于储存器件124中的 第一管芯10-1的控制信号焊盘12′与用于存储器件122中的第二管芯10-2的 控制信号焊盘12′在相同的连接点处连接至相同的控制信号线。相应地，仅 采用支承体120中的三个贯穿通孔将支承体120的焊盘连接至信号线 CON1L、CON2L和CKL。
此外，由于储存器件122和124具有到第一控制信号线CON1L和第二 控制信号线CON2L的相同的连接点，因而对于存储器件122而言，极大消 除或减少了与偏斜相关的问题。即，如图6所示，第一控制信号CON1渡越 第一控制信号线CON1L的从点f到点i，从点i到点b(图8中)，从点b到 芯片10-2′和10-1的长度。第二控制信号CON2渡越第二控制信号CON2L 的从点e到点h，从点h到点c(图8中)，从点c到芯片10-2和10-1′的长 度。时钟信号CK渡越时钟信号线CKL的从点d到点g，从点g到点a，从 点a到芯片10-1、10-2、10-1′和10-2′的长度。通过在存储模块上对点e、d 和f定位，可以使从f到b的长度等于从d到a的长度；可以使从e到c的 长度等于从d到a的长度。
图9示出了另一实施例。如图所示，这一实施例包括连接至存储控制器 520的存储器510。存储器510可以是上述图6的存储模块。存储控制器520 提供用于控制存储器510的操作的输入信号。应当认识到，存储控制器520 可以基于所接收的控制信号(未示出)控制存储器510。
图10示出了又一实施例。这一实施例与图9的实施例相同，除了将存 储器510和存储控制器520实现成为卡530。例如，卡530可以是诸如闪速 存储卡的存储卡。即，卡530可以是供数字照相机、个人计算机等消费电子 装置使用的满足任何行业标准的卡。应当认识到，存储控制器520可以基于 卡530从另一(例如，外部)装置接收的控制信号控制存储器510。
图11示出了另一实施例。这一实施例表示便携式装置600。便携式装置 600可以是MP3播放器、视频播放器、组合视频音频播放器等。如图所示， 便携式装置600包括存储器510和存储控制器520。便携式装置600还可以 包括编码器和译码器610、显示部件620和接口630。
由编码器和译码器(EDC)610通过存储控制器520向存储器510输入 以及从存储器510输出数据(视频、音频等)。如图11中的虚线所示，可以 将数据从EDC 610直接输入到存储器510和/或将数据从存储器510直接输 出至EDC 610。
EDC 610对存储到存储器510内的数据编码。例如，EDC 610可以对存 储在存储器510内的音频数据执行MP3编码。或者，EDC 610可以对存储 在存储器510内的视频数据执行MPEG编码(例如，MPEG2、MPEG4等)。 此外，EDC 610可以包括根据不同的数据格式对不同类型的数据进行编码的 多个编码器。例如，EDC 610可以包括针对音频数据的MP3编码器和针对 视频数据的MPEG编码器。
EDC 610可以对来自存储器510的输出译码。例如，EDC 610可以对来 自存储器510的音频数据输出执行MP3译码。或者，EDC 610可以对来自 存储器510的视频数据输出执行MPEG译码(例如，MPEG2、MPEG4等)。 此外，EDC 610可以包括根据不同的数据格式对不同类型的数据进行译码的 多个译码器。例如，EDC 610可以包括针对音频数据的MP3译码器和针对 视频数据的MPEG译码器。
还应当认识到，EDC 610可以只包括译码器。例如，可以通过EDC 610 接收已经编码的数据并将其传送至存储控制器520和/或存储器510。
EDC 610可以通过接口630接收有待编码的数据或者接收已经编码的数 据。接口630可以符合已知的标准(例如，火线、USB等)。接口630还可 以包括一个以上的接口。例如，接口630可以包括火线接口、USB接口等。 也可以经由接口630从存储器510输出数据。
显示部件620可以向用户显示从存储器输出和/或由EDC 610译码的数 据。例如，显示部件620可以包括用于输出音频数据的扬声器插口和/或用于 输出视频数据的显示屏幕等。
图12示出了本发明的又一实施例。如图所示，存储器510可以与主机 系统700连接。主机系统700可以是个人计算机、数字摄像机等处理系统。 主机系统700可以采用存储器510作为可移动存储介质。可以认识到，主机 系统700提供用于控制存储器510的操作的输入信号。
图13示出了本发明的实施例，其中，将主机系统700连接至图12的卡 530。在这一实施例中，主机系统700向卡530施加控制信号，从而使存储 控制器520控制存储器510的操作。
图14示出了本发明的另一实施例。如图所示，可以将存储器510连接 至计算机系统800内的中央处理单元(CPU)810。例如，计算机系统800 可以是个人计算机、个人数据助理等。可以将存储器510与CPU 810直接连 接，经由总线连接等。应当认识到，为了清晰起见，图14未示出计算机系 统800内可能包括的所有部件。
尽管对本发明给出了这样的说明，但是显然可以通过很多种方式使其产 生变化。例如，尽管相对于具有等级2的存储模块描述了本发明的实施例， 但是应当认识到，本发明不限于等级2。相反，存储模块的等级可以大于2 或小于2。不应认为这样的变化背离了本发明，所有的此类变化均涵盖在本 发明的范围内。