半导体装置
阅读：226发布：2020-05-19
专利汇可以提供半导体装置专利检索，专利查询，专利分析的服务。并且本 发明 提供一种 半导体 装置，包括传输控制 信号 发生单元、熔丝 信号传输 单元、接收 控制信号 发生单元和熔丝信号接收单元。传输控制信号发生单元接收 时钟信号 并基于时钟信号产生多个分频时钟信号，以从所述多个分频时钟信号输出传输控制信号。熔丝信号传输单元与传输控制信号同步地传送熔丝信息。所述接收控制信号发生单元接收时钟信号并产生多个分频时钟信号，并且基于所述多个分频时钟信号来产生接收控制信号。熔丝信号接收单元与接收控制信号同步地接收熔丝信息。，下面是半导体装置专利的具体信息内容。
1.一种半导体装置，包括：
时钟分频单元，所述时钟分频单元被配置为接收时钟信号，并基于所述时钟信号产生多个分频时钟信号；
传输控制信号发生单元，所述传输控制信号发生单元被配置为从所述多个分频时钟信号输出传输控制信号；
熔丝信号传输单元，所述熔丝信号传输单元被配置为与所述传输控制信号同步地传送熔丝信息；
接收控制信号发生单元，所述接收控制信号发生单元被配置为基于所述多个分频时钟信号来产生接收控制信号；以及
熔丝信号接收单元，所述熔丝信号接收单元被配置为与所述接收控制信号同步地接收所述熔丝信息，
其中，所述熔丝信息包括关于失效的穿通硅通孔TSV的信息。
2.如权利要求1所述的半导体装置，其中，所述传输控制信号发生单元包括：
时钟译码部，所述时钟译码部被配置为将所述多个分频时钟信号译码，并产生被顺序地使能的所述传输控制信号。
3.如权利要求2所述的半导体装置，其中，所述熔丝信号传输单元在每当所述传输控制信号被顺序地使能时接收并行输入的熔丝信号，并且产生串行输出的所述熔丝传输信号。
4.如权利要求3所述的半导体装置，其中，所述接收控制信号发生单元包括：
时钟译码部，所述时钟译码部被配置为将所述多个分频时钟信号译码，并产生被顺序地使能的所述接收控制信号。
5.如权利要求3所述的半导体装置，其中，所述熔丝信号接收单元在每当所述接收控制信号被顺序地使能时接收串行输入的所述熔丝传输信号，并且产生并行输出的熔丝输出信号。
6.如权利要求5所述的半导体装置，还包括：
穿通硅通孔TSV选择单元，所述穿通硅通孔TSV选择单元被配置为将所述熔丝输出信号译码，并产生穿通硅通孔TSV选择信号。
7.一种半导体装置，包括：
时钟分频单元，所述时钟分频单元被配置为将时钟信号分频并产生多个分频时钟信号；
信号传输模块，所述信号传输模块被配置为响应于所述分频时钟信号来传送熔丝信息；
位于主芯片中的主芯片信号接收模块，所述主芯片信号接收模块被配置为响应于所述多个分频时钟信号来接收所述熔丝信息，并产生穿通硅通孔TSV选择信号；以及位于从芯片中的从芯片信号接收模块，所述从芯片信号接收模块被配置为响应于所述多个分频时钟信号来接收所述熔丝信息，并产生穿通硅通孔TSV选择信号。
8.如权利要求7所述的半导体装置，其中，所述信号传输模块包括：
传输控制信号发生单元，所述传输控制信号发生单元被配置为从所述多个分频时钟信号产生传输控制信号；以及
熔丝信号传输单元，所述熔丝信号传输单元被配置为与所述传输控制信号同步地从熔丝信号产生熔丝传输信号。
9.如权利要求8所述的半导体装置，其中，所述传输控制信号发生单元通过将所述多个分频时钟信号译码来产生被顺序地使能的所述传输控制信号。
10.如权利要求9所述的半导体装置，其中，所述熔丝信号传输单元在每当所述传输控制信号被顺序地使能时接收并行输入的所述熔丝信号，并且产生串行输出的所述熔丝传输信号。
11.如权利要求8所述的半导体装置，其中，所述主芯片信号接收模块包括：
接收控制信号发生单元，所述接收控制信号发生单元被配置为从所述多个分频时钟信号产生接收控制信号；
熔丝信号接收单元，所述熔丝信号接收单元被配置为与所述接收控制信号同步地从所述熔丝传输信号产生熔丝输出信号；以及
穿通硅通孔TSV选择单元，所述穿通硅通孔TSV选择单元被配置为将所述熔丝输出信号译码，并产生所述穿通硅通孔TSV选择信号。
12.如权利要求11所述的半导体装置，其中，所述接收控制信号具有与所述传输控制信号实质上相同的相位。
13.如权利要求11所述的半导体装置，其中，所述接收控制信号发生单元包括译码部，所述译码部被配置为将所述多个分频时钟信号译码，并产生被顺序地使能的所述接收控制信号。
14.如权利要求11所述的半导体装置，其中，所述熔丝信号接收单元在每当所述接收控制信号被顺序地使能时接收串行输入的所述熔丝传输信号，并且产生并行输出的所述熔丝输出信号。
15.如权利要求8所述的半导体装置，其中，所述从芯片信号接收模块包括：
接收控制信号发生单元，所述接收控制信号发生单元被配置为从所述多个分频时钟信号产生接收控制信号；
熔丝信号接收单元，所述熔丝信号接收单元被配置为与所述接收控制信号同步地接收所述熔丝传输信号，并产生熔丝输出信号；以及
穿通硅通孔TSV选择单元，所述穿通硅通孔TSV选择单元被配置为将所述熔丝输出信号译码，并产生所述穿通硅通孔TSV选择信号。
16.如权利要求15所述的半导体装置，其中，所述接收控制信号具有与所述传输控制信号实质上相同的相位。
17.如权利要求15所述的半导体装置，其中，所述接收控制信号发生单元将所述多个分频时钟信号译码并产生被顺序地使能的所述接收控制信号。
18.如权利要求15所述的半导体装置，其中，所述熔丝信号接收单元在每当所述接收控制信号被顺序地使能时接收串行输入的所述熔丝传输信号，并且产生并行输出的所述熔丝输出信号。
19.如权利要求7所述的半导体装置，还包括：
修复电路，所述修复电路被配置为响应所述穿通硅通孔TSV选择信号而为要从所述主芯片传送至所述从芯片的信号设置路径。
20.如权利要求19所述的半导体装置，其中，所述修复电路包括：
第一穿通硅通孔TSV和第二穿通硅通孔TSV，所述第一穿通硅通孔TSV和第二穿通硅通孔TSV被配置为传送第一信号；
收发器，所述收发器被配置为响应于所述穿通硅通孔TSV选择信号而将所述第一信号输出至所述第一穿通硅通孔TSV和第二穿通硅通孔TSV中的任一个；以及接收器，所述接收器被配置为响应于所述穿通硅通孔TSV选择信号而经由所述第一穿通硅通孔TSV和第二穿通硅通孔TSV之一来接收所述第一信号。
半导体装置
[0001] 相关申请的交叉引用
技术领域
背景技术
[0004] 为了提高半导体装置的集成度，已开发出一种三维半导体装置，这种三维半导体装置具有多个层叠并封装的芯片。由于竖直地层叠了两个或更多个芯片，因此3D半导体装置可以在相同的空间内实现更高的集成度。
[0005] 存在各种方案来实现三维半导体装置。这些方案的其中之一是，层叠具有相同结构的多个芯片，并利用诸如金属线的导线将这些层叠的芯片相互耦接，使它们如单个半导体装置来操作。
[0006] 此外，近来本领域中公开了一种TSV(穿通硅通孔)型半导体装置，其中，硅通孔穿通多个层叠的芯片而形成，使所有芯片相互电连接。由于在TSV型半导体装置中芯片通过竖直穿过芯片的硅通孔而相互连接，故与其中各个芯片通过位于芯片周围边缘的键合线而相互电连接的半导体装置相比，可以有效地减小封装面积。
[0007] 用于连接多个芯片的TSV的数量与半导体装置的集成度成比例地增加。因此，伴随着TSV数量的增加，需要用于以正常TSV来替换失效TSV的技术。这可以利用熔丝信息来实现，所述熔丝信息例如是用于储存关于TSV是正常还是失效的信息的熔丝电路。设置于层叠芯片中的每个芯片内的熔丝电路可以帮助解决可能发生的与TSV的替换有关的问题，但这样的电路配置可能导致不能保证芯片面积的效率。
发明内容
[0008] 因此，需要一种改进的半导体装置，其能够将熔丝信息传送至构成单个半导体装置的多个芯片。
[0009] 为了实现此优点并根据本发明的目的，如本发明所实施并广义描述的，本发明的一个示例性方面可以提供一种半导体装置，包括：传输控制信号发生单元，所述传输控制信号发生单元被配置为接收时钟信号，并基于时钟信号产生多个分频时钟信号，以从所述多个分频时钟信号输出传输控制信号；熔丝信号传输单元，所述熔丝信号传输单元被配置为与传输控制信号同步地传送熔丝信息；接收控制信号发生单元，所述接收控制信号发生单元被配置为接收时钟信号并产生多个分频时钟信号，并且基于所述多个分频时钟信号来产生接收控制信号；以及熔丝信号接收单元，所述熔丝信号接收单元被配置为与接收控制信号同步地接收熔丝信息。
[0010] 在本发明的另一示例性方面中，一种半导体装置可以包括：时钟分频单元，所述时钟分频单元被配置为将时钟信号分频并产生多个分频时钟信号；信号传输模块，所述信号传输模块被配置为响应于分频时钟信号来传送熔丝信息；位于主芯片中的主芯片信号接收模块，所述主芯片信号接收模块被配置为响应于所述多个分频时钟信号来接收熔丝信息，并产生穿通硅通孔(TSV)选择信号；以及位于从芯片中的从芯片信号接收模块，所述从芯片信号接收模块被配置为响应于所述多个分频时钟信号来接收熔丝信息，并产生TSV选择信号。
[0011] 本发明的其它的目的和有益之处将在某种程度上在以下的描述中阐明，并且在某种程度上将从描述中显然地得出，或者可以通过对本发明的实践而习得。借助于所附权利要求中特别指出的要素和组合可以了解并获得本发明的目的和有益之处。
[0014] 图1是示意性地说明根据本发明的一个实施例的半导体装置的配置的框图。
[0015] 图2是示意性地说明图1所示的时钟分频单元的一个示例性实施例的配置的框图。
[0016] 图3是示意性说明图1所示的传输控制信号发生单元的一个示例性实施例的配置和操作的图。
[0017] 图4是示意性地说明图1所示的熔丝信号传输单元的一个示例性实施例的配置的框图。
[0018] 图5是示意性地说明图4所示的第一传输部的一个示例性实施例的配置的框图。
[0020] 图7是说明图5所示的输出驱动器的一种示例性配置的电路图。
[0021] 图8是说明图1所示的熔丝信号接收单元的一种示例性配置的电路图。
[0022] 图9是说明根据本发明实施例的半导体装置的操作的时序图。
[0023] 图10是示意性地说明其中可以使用根据本发明实施例的半导体装置来传送熔丝信息的修复电路的一种示例性实施例的配置的图。
具体实施方式
[0024] 现在将具体参考符合本公开的示例性实施例，附图中图示了本公开的例子。只要可能，将在全部附图中使用相同的附图标记来表示相同或相似的部分。
[0025] 图1是示意性地说明根据本发明的一个实施例的半导体装置的配置的框图。在图1中，半导体装置1示出为包括主芯片master以及第一从芯片slave1和第二从芯片slave2。但是，层叠芯片的数量并不局限于此。由于主芯片master以及第一从芯片slave1和第二从芯片slave2是在层叠的情况下被封装的，因此它们包括在单个半导体装置中，并经由穿通硅通孔(TSV)相互电连接。
[0026] 在如图1所示的一个示例性的实施例中，主芯片master可以包括时钟分频单元10和信号传输模块20。在此实施例中，时钟分频单元10被配置为接收时钟信号CLK，将时钟信号CLK分频，并产生多个分频时钟信号CLKT<0:k>。信号传输模块20被配置为响应于传输控制信号CLKP<0:11>和CLKF<0:2>来传送熔丝信息。熔丝信息包含在熔丝信号FUSE<0:n>中，熔丝信号FUSE<0:n>是根据各个熔丝是否熔断而在包括多个熔丝集合的熔丝电路11中产生的，并且熔丝信息可以包括可在半导体装置中使用的所有信息信号。在本示例性的实施例中，将熔丝信息举例说明为具有关于是否存在失效TSV以及如果有失效TSV的话是哪个TSV失效的信息。但是，根据本发明示例性实施例的要传送的信号并不局限于熔丝信号FUSE<0:n>，而是可以包括可在半导体装置中传送的任何信号。信号传输模块20与传输控制信号CLKP<0:11>和CLKF<0:2>同步地输出熔丝信号FUSE<0:n>作为熔丝传输信号FSTSV<0:2>。
[0027] 信号传输模块20可以包括传输控制信号发生单元21和熔丝信号传输单元22。传输控制信号发生单元21被配置为响应于分频时钟信号CLKT<0:k>来产生传输控制信号CLKP<0:11>和CLKF<0:2>。熔丝信号传输单元22被配置为接收熔丝信号FUSE<0:n>，并与传输控制信号CLKP<0:11>和CLKF<0:2>同步地输出熔丝信号FUSE<0:n>作为熔丝传输信号FSTSV<0:2>。所输出的熔丝传输信号FSTSV<0:2>可以被直接地或经由第一TSV TSV1被传送至主芯片master以及第一从芯片slave1和第二从芯片slave2中的一个或多个。
[0028] 主芯片master以及第一从芯片slave1和第二从芯片slave2可以分别包括信号接收模块30、40和50。信号接收模块30、40和50被配置为接收从信号传输模块20传送来的熔丝信息。信号接收模块30、40和50基于接收控制信号CLKP’<0:11>来接收熔丝信息。具体而言，信号接收模块30、40和50与接收控制信号CLKP’<0:11>同步地接收熔丝传输信号FSTSV<0:2>。信号接收模块30、40和50可以基于接收到的熔丝传输信号FSTSV<0:2>产生熔丝输出信号FSOUT<0:n>。
[0029] 信号接收模块30、40和50分别包括接收控制信号发生单元31、41和51，以及熔丝信号接收单元32、42和52。接收控制信号发生单元31、41和51中的每个被配置为响应于分频时钟信号CLKT<0:k>来产生接收控制信号CLKP’<0:11>。在本实施例中，接收控制信号CLKP’<0:11>具有与传输控制信号CLKP<0:11>实质上相同的相位。因此，接收控制信号发生单元
31、41和51可以与传输控制信号发生单元21相同的方式来配置。熔丝信号接收单元32、42和
52被配置为响应于接收控制信号CLKP’<0:11>来接收熔丝传输信号FSTSV<0:2>，并产生熔丝输出信号FSOUT<0:n>。具体而言，熔丝信号接收单元32、42和52被配置为与接收控制信号CLKP’<0:11>同步地从熔丝传输信号FSTSV<0:2>产生熔丝输出信号FSOUT<0:n>。如上所述，由于从传输控制信号发生单元21产生的传输控制信号CLKP<0:11>具有与从接收控制信号发生单元31、41和51产生的接收控制信号CLKP’<0:11>相同的相位，因此主芯片master以及第一从芯片slave1和第二从芯片slave2可以在信号传输模块20传送出熔丝传输信号FSTSV<0:2>的定时接收熔丝传输信号FSTSV<0:2>。换言之，由于信号传输模块20与传输控制信号CLKP<0:11>和CLKF<0:2>同步地输出熔丝传输信号FSTSV<0:2>，信号接收模块30、40和50可以与接收控制信号CLKP’<0:11>同步地接收熔丝传输信号FSTSV<0:2>，并产生熔丝输出信号FSOUT<0:n>。因此，熔丝电路11的熔丝信息可以被传送至信号接收模块30、40和50。
31、41和51可以与传输控制信号发生单元21相同的方式来配置。熔丝信号接收单元32、42和
52被配置为响应于接收控制信号CLKP’<0:11>来接收熔丝传输信号FSTSV<0:2>，并产生熔丝输出信号FSOUT<0:n>。具体而言，熔丝信号接收单元32、42和52被配置为与接收控制信号CLKP’<0:11>同步地从熔丝传输信号FSTSV<0:2>产生熔丝输出信号FSOUT<0:n>。如上所述，由于从传输控制信号发生单元21产生的传输控制信号CLKP<0:11>具有与从接收控制信号发生单元31、41和51产生的接收控制信号CLKP’<0:11>相同的相位，因此主芯片master以及第一从芯片slave1和第二从芯片slave2可以在信号传输模块20传送出熔丝传输信号FSTSV<0:2>的定时接收熔丝传输信号FSTSV<0:2>。换言之，由于信号传输模块20与传输控制信号CLKP<0:11>和CLKF<0:2>同步地输出熔丝传输信号FSTSV<0:2>，信号接收模块30、40和50可以与接收控制信号CLKP’<0:11>同步地接收熔丝传输信号FSTSV<0:2>，并产生熔丝输出信号FSOUT<0:n>。因此，熔丝电路11的熔丝信息可以被传送至信号接收模块30、40和50。
[0030] 熔丝传输信号FSTSV<0:2>可以经由第一TSV TSV1传送至第一从芯片slave1和第二从芯片slave2。另外，熔丝传输信号FSTSV<0:2>可以直接地经由信号线而不经由第一TSV TSV1传送至主芯片master的信号接收模块30。半导体装置1还包括用于传送分频时钟信号CLKT<0:k>的第二TSV TSV2。第二TSV TSV2可以穿通连接主芯片master以及第一从芯片slave1和第二从芯片slave2，并且可以将分频时钟信号CLKT<0:k>传送至各个芯片。第二TSV TSV2可以包括与分频时钟信号CLKT<0:k>的数量相对应的多个TSV。
[0031] 另外，作为替代的配置，时钟分频单元10可以被设置在第一从芯片slave1和第二从芯片slave2中的每个之内。在此情况下，可以将时钟信号CLK传送至第一从芯片slave1和第二从芯片slave2，并且可以通过设置在第一从芯片slave1和第二从芯片slave2中的每个之内的时钟分频单元10来产生多个分频时钟信号CLKT<0:k>。在这样的替代实施例中，只需要较少的TSV用于时钟信号的传输。
[0032] 在图1中，半导体装置1还可以包括中继器PRT，中继器PRT用于将分别经由第一TSV TSV1和第二TSV TSV2传送的熔丝传输信号FSTSV<0:2>和分频时钟信号CLKT<0:k>进行缓冲。
[0033] 在图1中，半导体装置1的主芯片master以及第一从芯片slave1和第二从芯片slave2还可以包括TSV选择单元33、43和53，所述TSV选择单元33、43和53中的每个用于接收熔丝输出信号FSOUT<0:n>并产生TSV选择信号TSVSEL<0:m>。TSV选择单元33、43和53被配置为将熔丝输出信号FSOUT<0:n>译码，并产生TSV选择信号TSVSEL<0:m>。如上所述，在本示例性实施例中，熔丝信息被举例说明为是失效TSV的信息。因此，TSV选择单元33、43和53可以用于以正常TSV替换失效TSV的修复操作。
[0034] 图2是示意性地说明图1所示的时钟分频单元的一个示例性实施例的配置的框图。如图2所示，时钟分频单元10可以包括多个分频部和多个延迟驱动器。多个分频部串联连接，并从时钟信号CLK产生多个延迟时钟信号CLKD<0:k>。分频部通过将输入的时钟信号CLK和延迟时钟信号CLKD<0:k-1>频率——例如但并不限于——二分频，来产生延迟时钟信号CLKD<0:k>。分频部还接收复位信号RST，并可以在复位信号RST输入时被初始化。例如，分频部可以包括T触发器。多个延迟驱动器分别接收多个延迟时钟信号CLKD<0:k>，并分别产生多个分频时钟信号CLKT<0:k>。延迟驱动器可以包括缓冲器，并且执行控制延迟量和驱动力的功能以及将延迟时钟信号CLKD<0:k>的(上升或下降)边沿对齐。因此，由于时钟分频单元
10包括延迟驱动器，故其可以产生具有对齐的边沿的多个分频时钟信号CLKT<0:k>。由时钟分频单元10产生的分频时钟信号CLKT<0:k>具有比时钟信号CLK长的周期。因此，时钟分频单元10允许传输控制信号发生单元21和接收控制信号发生单元31、41和51保证用于产生传输控制信号CLKP<0:11>和CLKF<0:2>和接收控制信号CLKP’<0:11>的时序余量。
10包括延迟驱动器，故其可以产生具有对齐的边沿的多个分频时钟信号CLKT<0:k>。由时钟分频单元10产生的分频时钟信号CLKT<0:k>具有比时钟信号CLK长的周期。因此，时钟分频单元10允许传输控制信号发生单元21和接收控制信号发生单元31、41和51保证用于产生传输控制信号CLKP<0:11>和CLKF<0:2>和接收控制信号CLKP’<0:11>的时序余量。
[0035] 图3是示意性说明图1所示的传输控制信号发生单元21的一个示例性实施例的配置和操作的图。在图3中，传输控制信号发生单元21可以包括时钟译码部，所述时钟译码部被配置为将多个分频时钟信号CLKT<0:k>译码，并产生被顺序使能的传输控制信号CLKP<0:11>和CLKF<0:2>。如图3所示，时钟译码部可以包括第一译码部301和第二译码部302。第一译码部301接收分频时钟信号CLKT<0:l-1>的部分。第一译码部301将分频时钟信号CLKT<0:
l-1>的部分译码，并产生传输控制信号CLKP<0:11>。第二译码部302接收其余的分频时钟信号CLKT。第二译码部302将其余的分频时钟信号CLKT译码，并产生传输控制信号CLKF<0:2>。
l-1>的部分译码，并产生传输控制信号CLKP<0:11>。第二译码部302接收其余的分频时钟信号CLKT
[0036] 以下将结合图3描述时钟译码部的操作。在下文中，将举例说明产生十五个传输控制信号CLKP<0:11>和CLKF<0:2>，具体地，在图3中示出了用于产生五个传输控制信号CLKP<0:3>和CLKF<0>的操作。如从图3中可以容易地看出，第一至第四分频时钟信号CLKT<0:3>具有与周期的两倍相对应的周期差。在第一定时a，第一至第四分频时钟信号CLKT<0:3>均具有高电平，而且当第一至第四分频时钟信号CLKT<0:3>被译码时，传输控制信号CLKP<0>被使能。在第二定时b，第一分频时钟信号CLKT<0>具有低电平，而第二至第四分频时钟信号CLKT<1:3>具有高电平，而且当第一至第四分频时钟信号CLKT<0:3>被译码时，传输控制信号CLKP<1>被使能。在第三定时c，第二分频时钟信号CLKT<1>具有低电平，而第一、第三和第四分频时钟信号CLKT<0，2，3>具有高电平，而且当第一至第四分频时钟信号CLKT<0:3>被译码时，传输控制信号CLKP<2>被使能。在第四定时d，第一和第二分频时钟信号CLKT<0:1>具有低电平，而第三和第四分频时钟信号CLKT<2:3>具有高电平，而且当第一至第四分频时钟信号CLKT<0:3>被译码时，传输控制信号CLKP<3>被使能。因此，可以由第一译码部301来产生基于分频时钟信号CLKT<0:3>的译码结果而被顺序使能的传输控制信号CLKP<0:3>。另外，第二译码部302在传输控制信号CLKP<0:3>被顺序使能时产生连续使能的传输控制信号CLKF<0>。以此方式，可以由第一译码部301和第二译码部302产生其余的传输控制信号CLKP<4:11>和CLKF<1:2>。可以用本领域公知的各种方式来实现用于将时钟信号译码的方法。
[0037] 另外，如上所述，分别设置在主芯片master以及从芯片slave1和slave2中的接收控制信号发生单元31、41和51可以具有与图3所示的传输控制信号发生单元相同的配置。在本发明的实施例中，由于接收控制信号发生单元31、41和51中的每个产生与传输控制信号CLKP<0:11>相对应的接收控制信号CLKP’<0:11>就足够了，因此接收控制信号发生单元31、41和51可以被配置为包括第一译码部301而无需包括第二译码部302。因此，接收控制信号发生单元31、41和51中的每个可以产生具有与传输控制信号CLKP<0:11>实质上相同的相位的接收控制信号CLKP’<0:11>。
[0038] 图4是示意性地说明图1所示的熔丝信号传输单元22的示例性实施例的配置的框图。如图4所示，熔丝信号传输单元22可以包括第一至第三传输部410、420和430。第一至第三传输部410、420和430共同地接收传输控制信号CLKP<0:11>和CLKF<0:2>。第一传输部410被配置为接收熔丝信号FUSE<0:n>之中的一部分的熔丝信号FUSE<0，3，6，...，n-2>，第二传输部420被配置为接收熔丝信号FUSE<0:n>之中的另一部分的熔丝信号FUSE<1，4，7，...，n-1>，第三传输部430被配置为接收熔丝信号FUSE<0:n>之中的其余部分的熔丝信号FUSE<2，
5，8，...，n>。也就是说，熔丝信号FUSE<0:n>中的任何一个仅由各个第一至第三传输部410、
420和430中的一个来接收。因此，熔丝信号传输单元22可以响应于传输控制信号CLKP<0:11>和CLKF<0:2>中的一些而一次传送多个熔丝信号FUSE<0:n>。具体地，如果传输控制信号CLKP<0>被使能，则第一传输部410从熔丝信号FUSE<0>产生熔丝传输信号FSTSV<0>，并输出所产生的熔丝传输信号FSTSV<0>，第二传输部420从熔丝信号FUSE<1>产生熔丝传输信号FSTSV<1>，并输出所产生的熔丝传输信号FSTSV<1>，第三传输部430从熔丝信号FUSE<2>产生熔丝传输信号FSTSV<2>，并输出所产生的熔丝传输信号FSTSV<2>。如果传输控制信号CLKP<1>被使能，则第一传输部410从熔丝信号FUSE<3>产生熔丝传输信号FSTSV<0>，并输出所产生的熔丝传输信号FSTSV<0>，第二传输部420从熔丝信号FUSE<4>产生熔丝传输信号FSTSV<1>，并输出所产生的熔丝传输信号FSTSV<1>，第三传输部430从熔丝信号FUSE<5>产生熔丝传输信号FSTSV<2>，并输出所产生的熔丝传输信号FSTSV<2>。因此，熔丝信号传输单元22接收并行输入的熔丝信号FUSE<0:n>，并串行地输出熔丝传输信号FSTSV<0:2>。包括第一至第三传输部410、420和430的熔丝信号传输单元22可以响应于十五个传输控制信号CLKP<0:11>和CLKF<0:2>来传送三十六个熔丝信号。但是，熔丝信号的数量并不局限于此，本领域技术人员将容易理解到可以根据传输部的数量以及传输控制信号的数量来调整要传送的熔丝信号的数量。
5，8，...，n>。也就是说，熔丝信号FUSE<0:n>中的任何一个仅由各个第一至第三传输部410、
420和430中的一个来接收。因此，熔丝信号传输单元22可以响应于传输控制信号CLKP<0:11>和CLKF<0:2>中的一些而一次传送多个熔丝信号FUSE<0:n>。具体地，如果传输控制信号CLKP<0>被使能，则第一传输部410从熔丝信号FUSE<0>产生熔丝传输信号FSTSV<0>，并输出所产生的熔丝传输信号FSTSV<0>，第二传输部420从熔丝信号FUSE<1>产生熔丝传输信号FSTSV<1>，并输出所产生的熔丝传输信号FSTSV<1>，第三传输部430从熔丝信号FUSE<2>产生熔丝传输信号FSTSV<2>，并输出所产生的熔丝传输信号FSTSV<2>。如果传输控制信号CLKP<1>被使能，则第一传输部410从熔丝信号FUSE<3>产生熔丝传输信号FSTSV<0>，并输出所产生的熔丝传输信号FSTSV<0>，第二传输部420从熔丝信号FUSE<4>产生熔丝传输信号FSTSV<1>，并输出所产生的熔丝传输信号FSTSV<1>，第三传输部430从熔丝信号FUSE<5>产生熔丝传输信号FSTSV<2>，并输出所产生的熔丝传输信号FSTSV<2>。因此，熔丝信号传输单元22接收并行输入的熔丝信号FUSE<0:n>，并串行地输出熔丝传输信号FSTSV<0:2>。包括第一至第三传输部410、420和430的熔丝信号传输单元22可以响应于十五个传输控制信号CLKP<0:11>和CLKF<0:2>来传送三十六个熔丝信号。但是，熔丝信号的数量并不局限于此，本领域技术人员将容易理解到可以根据传输部的数量以及传输控制信号的数量来调整要传送的熔丝信号的数量。
[0039] 图5是示意性地说明图4所示的第一传输部410的一个示例性实施例的配置的框图。第一传输部410可以包括第一预驱动器511至第三预驱动器513以及输出驱动器520。当假设熔丝信号FUSE<0:n>总共为三十六个熔丝信号时，第一预驱动器511至第三预驱动器513分别接收指定的熔丝信号FUSE<0，3，6，9>，FUSE<12，15，18，21>和FUSE<24，27，30，33>，以及指定的传输控制信号CLKP<0:3>、CLKP<4:7>和CLKP<8:11>。第一预驱动器511至第三预驱动器513响应于指定的传输控制信号CLKP<0:3>、CLKP<4:7>和CLKP<8:11>来从指定的熔丝信号FUSE<0，3，6，9>、FUSE<12，15，18，21>和FUSE<24，27，30，33>产生第一至第三驱动熔丝信号PRE_OUT<0:2>，并输出所产生的第一至第三驱动熔丝信号PRE_OUT<0:2>。第一至第三驱动熔丝信号PRE_OUT<0:2>全部都经由输出驱动器520输出。由第二译码部302产生的传输控制信号CLKF<0:2>用于解决从第一预驱动器511至第三预驱动器513产生的第一至第三驱动熔丝信号PRE_OUT<0:2>可能相互冲突的问题。
[0040] 输出驱动器520接收第一至第三驱动熔丝信号PRE_OUT<0:2>并响应于传输控制信号CLKF<0:2>而产生熔丝传输信号FSTSV<0>。输出驱动器520响应于第一传输控制信号CLKF<0>来从第一驱动熔丝信号PRE_OUT<0>产生熔丝传输信号FSTSV<0>，响应于第二传输控制信号CLKF<1>来从第二驱动熔丝信号PRE_OUT<1>产生熔丝传输信号FSTSV<0>，并且响应于第三传输控制信号CLKF<2>来从第三驱动熔丝信号PRE_OUT<2>产生熔丝传输信号FSTSV<0>。
[0041] 图6是说明图5所示的第一预驱动器511的一个示例性配置的电路图。第一预驱动器511可以包括第一三态反相器TIV1至第四三态反相器TIV4以及驱动节点N1。第一三态反相器TIV1响应于传输控制信号CLKP<0>及其反相信号CLKPB<0>而将熔丝信号FUSE<0>反相，并将所得的信号输出至驱动节点N1或禁止将所得的信号输出至驱动节点N1。第二三态反相器TIV2响应于传输控制信号CLKP<1>及其反相信号CLKPB<1>而将熔丝信号FUSE<3>反相，并将所得的信号输出至驱动节点N1或禁止将所得的信号输出至驱动节点N1。类似地，第三三态反相器TIV3和第四三态反相器TIV4响应于传输控制信号CLKP<2:3>及其反相信号CLKPB<2:3>而将熔丝信号FUSE<6，9>反相，并将所得的信号输出至驱动节点N1或禁止将所得的信号输出至驱动节点N1。因此，第一预充电器511在传输控制信号CLKP<0>被使能时反相地驱动熔丝信号FUSE<0>，并产生第一驱动熔丝信号PRE_OUT<0>。类似地，第一预充电器511在传输控制信号CLKP<1:3>被使能时反相地驱动熔丝信号FUSE<3，6，9>，并产生第一驱动熔丝信号PRE_OUT<0>。由于第二预充电器512和第三预充电器513可以与第一预充电器511相同的方式来配置，因此将不再赘述。
[0042] 图7是说明图5所示的输出驱动器520的一种示例性配置的电路图。如图7所示，输出控制器520可以包括第五三态反相器TIV5至第七三态反相器TIV7、锁存器LAT、第一反相器IV1和NMOS晶体管N1。第五三态反相器TIV5响应于传输控制信号CLKF<0>及其反相信号CLKFB<0>而允许或禁止从第一预驱动器511输出的第一驱动熔丝信号PRE_OUT<0>的传输。第六三态反相器TIV6响应于传输控制信号CLKF<1>及其反相信号CLKFB<1>而允许或禁止从第二预驱动器512输出的第二驱动熔丝信号PRE_OUT<1>的传输。第七三态反相器TIV7响应于传输控制信号CLKF<2>及其反相信号CLKFB<2>而允许或禁止从第三预驱动器513输出的第三驱动熔丝信号PRE_OUT<2>的传输。第五三态反相器TIV5至第七三态反相器TIV7的输出端子共同地连接至节点N2。锁存器LAT锁存节点N2的电压电平，并输出节点N2的电压的反相信号。因此，输出驱动器520可以在传输控制信号CLKF<0>被使能时从第一驱动熔丝信号PRE_OUT<0>产生熔丝传输信号FSTSV<0>，在传输控制信号CLKF<1>被使能时从第二驱动熔丝信号PRE_OUT<1>产生熔丝传输信号FSTSV<0>，并且在传输控制信号CLKF<2>被使能时从第三驱动熔丝信号PRE_OUT<2>产生熔丝传输信号FSTSV<0>。因此，第一至第三驱动熔丝信号PRE_OUT<0:2>可以经由输出驱动器520顺序地输出而不相互冲突。
[0043] 第一反相器IV1将锁存器LAT的输出反相，并产生熔丝传输信号FSTSV<0>。NMOS晶体管N1接收复位信号RST的输出，并将节点N2复位至接地电压电平。因此，输出驱动器520可以响应于复位信号RST而被初始化。
[0044] 如上所述，第二传输部420和第三传输部430具有与参照图5至图7所述的第一传输部410相同的配置。因此，熔丝传输信号FSTSV<0:2>可以在传输控制信号CLKF<0:2>被使能时由第一至第三传输部410至430产生。
[0045] 图8是说明位于图1的第一从芯片salve1中的信号接收模块40的熔丝信号接收单元42的一种示例性配置的电路图。如图8所示，熔丝信号接收单元42可以包括第一至第三与门811、812和813，以及第一至第三SR锁存器部SR1至SR3。第一与门811接收接收控制信号CLKP’<0>和熔丝传输信号FSTSV<0>。第一SR锁存器部SR1在第一与门811的输出被使能为高电平时将熔丝输出信号FSOUT<0>使能为高电平，并响应于复位信号RST将熔丝输出信号FSOUT<0>禁止为低电平。第二与门812接收接收控制信号CLKP’<0>和熔丝传输信号FSTSV<1>。第二SR锁存器部SR2在第二与门812的输出被使能为高电平时将熔丝输出信号FSOUT<1>使能为高电平，并响应于复位信号RST将熔丝输出信号FSOUT<1>禁止为低电平。第三与门813接收接收控制信号CLKP’<0>和熔丝传输信号FSTSV<2>。第三SR锁存器部SR3在第三与门
813的输出被使能为高电平时将熔丝输出信号FSOUT<2>使能为高电平，并响应于复位信号RST将熔丝输出信号FSOUT<2>禁止为低电平。熔丝信号接收单元42的这种配置可以设置成与接收控制信号CLKP’<0:11>的数量相同。因此，熔丝信号接收单元42可以从串行输入的熔丝传输信号FSTSV<0:2>产生要并行输出的熔丝输出信号FSOUT<0:n>。熔丝信号接收单元42可以与接收控制信号CLKP’<0:11>的使能定时同步地接收从信号传输模块20传送来的熔丝传输信号FSTSV<0:2>，并且可以从接收到的熔丝传输信号FSTSV<0:2>产生熔丝输出信号FSOUT<0:n>。结果是，信号传输模块20可以与传输控制信号CLKP<0:11>同步地传送以上举例说明的三十六个熔丝信息，并且信号接收模块40可以与接收控制信号CLKP’<0:11>同步地接收具有与传输控制信号CLKP<0:11>实质上相同的相位的所述三十六个熔丝信息。因此，从主芯片master传送来的熔丝信号可在相同的定时被精确地传送至主芯片master以及第一从芯片slave1和第二从芯片slave2。
813的输出被使能为高电平时将熔丝输出信号FSOUT<2>使能为高电平，并响应于复位信号RST将熔丝输出信号FSOUT<2>禁止为低电平。熔丝信号接收单元42的这种配置可以设置成与接收控制信号CLKP’<0:11>的数量相同。因此，熔丝信号接收单元42可以从串行输入的熔丝传输信号FSTSV<0:2>产生要并行输出的熔丝输出信号FSOUT<0:n>。熔丝信号接收单元42可以与接收控制信号CLKP’<0:11>的使能定时同步地接收从信号传输模块20传送来的熔丝传输信号FSTSV<0:2>，并且可以从接收到的熔丝传输信号FSTSV<0:2>产生熔丝输出信号FSOUT<0:n>。结果是，信号传输模块20可以与传输控制信号CLKP<0:11>同步地传送以上举例说明的三十六个熔丝信息，并且信号接收模块40可以与接收控制信号CLKP’<0:11>同步地接收具有与传输控制信号CLKP<0:11>实质上相同的相位的所述三十六个熔丝信息。因此，从主芯片master传送来的熔丝信号可在相同的定时被精确地传送至主芯片master以及第一从芯片slave1和第二从芯片slave2。
[0046] 图9是说明根据本发明的一个示例性实施例的半导体装置的操作的时序图。以下将参照图1至图9来描述根据本发明的本实施例的半导体装置1的操作。传输控制信号发生单元21接收分频时钟信号CLKT<0:k>并产生传输控制信号CLKP<0:11>和CLKF<0:2>。主芯片master的接收控制信号单元31也接收分频时钟信号CLKT<0:k>，并产生具有与传输控制信号CLKP<0:11>实质上相同的相位的接收控制信号CLKP’<0:11>。第一从芯片slave1和第二从芯片slave2的接收控制信号发生单元41和51接收经由TSV TSV2传送的分频时钟信号CLKT<0:k>，并产生接收控制信号CLKP’<0:11>。熔丝信号传输单元22基于传输控制信号CLKP<0:11>和CLKF<0:2>而从具有熔丝电路11的熔丝信息的熔丝信号FUSE<0:n>来产生熔丝传输信号FSTSV<0:2>，并经由TSV TSV1来传送所产生的熔丝传输信号FSTSV<0:2>。在图9中，可以看出从第一至第三传输部410、420和430产生的熔丝传输信号FSTSV<0:2>响应于传输控制信号CLKF<0:2>而被输出，所述传输控制信号CLKF<0:2>在传输控制信号CLKP<0:11>被顺序使能时连续地使能。熔丝传输信号FSTSV<0>顺序地输出熔丝信号FUSE<0，3，6，9>的熔丝信息，熔丝传输信号FSTSV<1>顺序地输出熔丝信号FUSE<1，4，7，10>的熔丝信息，熔丝传输信号FSTSV<2>顺序地输出熔丝信号<2，5，8，11>的熔丝信息。熔丝信号接收单元32、42和52可以与接收控制信号CLKP’<0:11>同步地接收熔丝传输信号FSTSV<0:2>，并且产生熔丝输出信号FSOUT<0:n>。
[0047] 图10是示意性地说明可以使用根据本发明实施例的半导体装置1来传送熔丝信息的修复电路60的一个示例性实施例的配置的图。如上所述，TSV选择单元33、43和53将信号接收模块30、40和50所产生的熔丝输出信号FSOUT<0:n>译码，并产生TSV选择信号TSVSEL<0:m>。为了例示说明，图10图示了一个主芯片master与一个从芯片slave经由四个TSV相互电连接的情况。第一TSV TSV11将第一信号SIG<0>从主芯片master传送至从芯片slave。第二TSV TSV12至第四TSV TSV14将第二至第四信号SIG<1:3>从主芯片master传送至从芯片slave。第一TSV TSV11至第四TSV TSV14与多个收发器TX1至TX4以及接收器RX1至RX3连接。
具体地，收发器TX1至TX4可以一起接收要经由指定的TSV和相邻的TSV传送来的信号，并且可以基于TSV选择信号TSVSEL<0:3>来选择要传送信号的TSV。类似地，接收器RX1至RX3与指定的TSV和相邻的TSV连接，并且可以基于TSV选择信号TSVSEL<0:2>来接收从指定的TSV之一和相邻的TSV之一所传送来的信号。因此，可以基于TSV选择信号TSVSEL<0:m>来选择要传送信号的TSV。
具体地，收发器TX1至TX4可以一起接收要经由指定的TSV和相邻的TSV传送来的信号，并且可以基于TSV选择信号TSVSEL<0:3>来选择要传送信号的TSV。类似地，接收器RX1至RX3与指定的TSV和相邻的TSV连接，并且可以基于TSV选择信号TSVSEL<0:2>来接收从指定的TSV之一和相邻的TSV之一所传送来的信号。因此，可以基于TSV选择信号TSVSEL<0:m>来选择要传送信号的TSV。
[0048] 当假设第一TSV TSV11、第三TSV TSV13和第四TSV TSV14正常而第二TSVTSV12失效时，为了精确的信号传输，不应经由第二TSV TSV12来传送第二信号SIG<1>，而应经由正常的TSV来传送第二信号SIG<1>。因此，需要修复过程。此时，从图1的熔丝电路11输出这样的修复信息作为熔丝信息。信号接收模块30、40和50接收所述熔丝信息并产生TSV选择信号TSVSEL<0:m>。主芯片master中产生的TSV选择信号TSVSEL<0:m>可以被输入至图10的收发器TX1至TX4，从芯片slave中产生的TSV选择信号TSVSEL<0:m>可以被输入至图10的接收器RX1至RX3。收发器TX1可以响应于TSV选择信号TSVSEL<0>而经由第一TSV TSV11传送第一信号SIG<0>，接收器RX1可以响应于TSV选择信号TSVSEL<0>而经由第一TSV TSV11接收第一信号SIG<0>。收发器TX2和TX3可以响应于TSV选择信号TSVSEL<1:2>经由第三TSVTSV13而不经由第二TSV TSV12传送第二信号SIG<1>，接收器RX2可以响应于TSV选择信号TSVSEL<1>而经由第三TSV TSV13接收第二信号SIG<1>。类似地，收发器TX3和TX4可以经由第四TSV TSV14传送第三信号SIG<2>，接收器RX3可以经由第四TSV TSV14接收第三信号SIG<2>。因此，将TSV选择信号TSVSEL<0:m>输入修复电路60以将信号的传输路径绕道至正常TSV，否则将会经由失效TSV来传送所述信号，从而可以获得信号的正常传输。
[0049] 虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的半导体装置不应当限于描述的实施例。确切地说，本文所述的半导体装置应当仅根据所附权利要求书并结合以上说明书和附图来限定。
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