大家知道以数字数据传送视频信号所使用的接口标准。典型的标 准是数字视频接口(DVI)和高清晰度多媒体接口(HDMI)。
在这些标准里，定义了多种传输速率，这样许多设备在接收视频 数据时就需要基于和各个视频传输速率相关联的频率的时钟来工作。
在日本未经审查的专利公开(Kokai)第10-261958号中公开了一 个输出时钟频率和输入信号相关联的PLL电路的例子。在日本未经审 查的专利公开(Kokai)第2001-251385号中公开了一个使用高速和低 速串行总线传输信号的信号传输设备的例子。
接收视频数据的设备没有必要设计成能处理标准所定义的所有传 输速率的信号。例如，为了避免成本的增加，在某些情况下高传输速 率的视频信号将不会成为处理的对象。然而，具有未预料的高传输速 率的视频信号可能在未被知晓的情况下输入。
在高传输速率视频信号输入的情况下，电路往往是依照和输入信 号相关联的高速时钟来处理。因此，如果高于预定速率的视频信号输 入时，就会产生电路故障或者额外的热量。特别地，为了释放电路产 生的热量，有必要提供散热器或者有足够能力的类似部件。这产生了 另一个增加成本的问题。

因此本发明的目的是当有未预料的高传输速率的视频数据输入时 防止额外热量的产生。
特别地，在本发明的第一方面，一种依照输入时钟信号来处理输 入视频数据的视频信号处理器包括：改变视频数据格式并输出结果数 据的输入部件；解码从输入部件输出的数据并输出解码数据的逻辑部 件；和检测时钟信号的频率高于给定频率并输出检测结果作为检测信 号的频率检测器。当时钟信号的频率高于给定频率时，依照该检测信 号，组成视频信号处理器的至少一部分电路的操作停止。
使用这个处理器，当输入高传输速率的视频信号时，至少部分电 路的操作被停止。因此，就可以防止电路在未预料的高频上工作，从 而抑制额外热量的产生。结果避免了热量引起的负面影响。
处理器优选地还包括低速时钟发生器来输出基本为周期性的信 号，并且频率检测器优选地包括使用从低速时钟发生器输出的信号作 为重启信号的分频器，分离时钟信号的频率并输出结果信号作为检测 信号。
处理器优选地还包括低速时钟发生器来输出基本为周期性的信 号，并且频率检测器优选地包括转换电路，其使用从低速时钟发生器 输出的信号作为重启信号并输出依照时钟信号转换给定电平的信号获 得的结果作为检测信号。
在处理器中，频率检测器优选地包括：分离时钟信号频率并输出 结果信号的分频器；和中央处理单元(CPU)，其基于分频器输出信号 的电平变化间隔来执行检测，并输出检测结果作为检测信号。
在处理器中，频率检测器优选地包括保存和输出分频器输出的寄 存器，并且CPU优选地使用寄存器输出来执行检测。
在处理器中，输入部件和逻辑部件优选地包括和寄存器中各个位 相关联的块，分频器优选地输出按不同比率分离时钟信号频率所获得 的多个信号，寄存器优选地在各个不同的位存储从分频器输出的信号， 和CPU优选地基于寄存器中一个相关联位的值控制每个块的操作。
在处理器中，频率检测器优选地包括：将输入信号逻辑电平反相 和产生输出的反相器；将反相器的输出与时钟信号同步输出的第一触 发器；延迟第一触发器输出和向反相器输出延迟信号的延迟电路；将 第一触发器的输出与时钟信号同步输出的第二触发器；和从第一和第 二触发器获得该输出的异或，并输出获得的异或作为检测信号的异或 门。
在处理器中，输入部件优选地包括：工作在输入视频数据频率上 的第一输入电路；和工作在时钟信号频率上的第二电路，并且输入部 件优选地依照检测信号使第一电路停止。
在处理器中，输入部件优选地依照检测信号使第二电路停止。
在处理器中，至少部分逻辑部件优选地依照检测信号停止。
处理器优选地还包括保持和输出检测信号逻辑电平的门闩电路。
处理器优选地还包括输出给定周期信号的定时器，该门闩电路优 选地由定时器输出的信号重启。
在处理器中，处理器优选地输出检测信号到为处理器供应功率的 电源电路，并且处理器优选地依照检测信号使电源电路停止向处理器 供应功率。
在处理器中，处理器优选地输出检测信号到输出时钟信号的外部 时钟发生器，并且处理器优选地依照检测信号使外部时钟发生器停止 向处理器提供时钟信号。
在处理器中，检测信号优选地作为一种信号输出，来通知包括外 部时钟发生器的另一视频信号处理器两个处理器互相连接。
在处理器中，假定时钟信号的频率高于给定频率，当测量处理器 消耗的电流，并且获得的电流值大于给定的值，则频率检测器优选地 输出检测信号。
在本发明的第二个方面，一种用视频信号处理器来处理视频信号 的方法包括：改变视频数据格式的输入步骤；解码输入步骤所获数据 的逻辑步骤；和检测时钟信号的频率高于给定频率并输出检测结果作 为检测信号的频率检测步骤。当时钟信号的频率高于给定频率时，依 照该检测信号，组成视频信号处理器的至少一部分电路的操作停止。 上述视频信号处理器依照输入的时钟信号来处理输入的视频数据。
在本发明的第三方面，显示设备包括：第一方面中的视频信号处 理器；显示单元；控制显示单元的显示控制器；和控制显示控制器的 CPU，使得当CPU接收到检测信号时，显示单元出现显示来指示时钟 信号的频率高于给定频率。
在本发明的第四个方面，显示设备的显示方法包括：检测时钟信 号的频率高于给定频率的频率检测步骤；和当在频率检测步骤中进行 检测时，出现显示来指示时钟信号频率高于给定频率的控制步骤。上 述显示设备包括显示单元和依照输入时钟信号处理输入视频数据的视 频信号处理器。
依照本发明，当输入高传输速率的视频信号时，至少一部分电路 的操作被停止，从而抑制额外热量的产生。因此，当电路工作在有高 传输速率的视频信号输入的情况下时，不再需要散热器或类似的高能 部件。结果使成本降低了。
附图说明
图1是显示依照本发明第一具体实施方式的视频信号处理器和它 的外设电路的结构图。
图2是图1中所示视频信号处理器配置实例的结构图。
图3是图2中所示频率检测电路配置实例的结构图。
图4是图3中所示频率检测电路中信号实例的图。
图5是图2中所示频率检测电路的另一个配置实例的结构图。
图6是图5中所示频率检测电路中信号实例的图。
图7是图2中所示频率检测电路的另一个配置实例的结构图。
图8是图2中所示使用视频信号处理器的显示设备的配置实例结 构图。

在下文中，将参照附图阐述本发明的具体实施方式。
实施方式1
图1是依照本发明第一实施方式的视频信号处理器和它的外设电 路的结构图。图1中的视频信号处理器100依照HDMI标准和外部时 钟信号CLK，从作为发送器的视频信号处理器800接收视频数据D0、 D1和D2，时钟信号CLK具有依照上面视频数据传输速率的频率。视 频信号处理器100传输控制信号CTL到视频信号处理器800和从视频 信号处理器800接收控制信号CTL。
中央处理单元(CPU)82根据需要控制视频信号处理器100。CUP 82从视频信号处理器800接收通知视频信号处理器800被连接的热插 拔检测信号HPI。CPU 82向视频信号处理器800输出热插拔检测信号 HPO，该热插拔检测信号HPO通知视频信号处理器100连接到视频信 号处理器800。
上面描述的视频信号处理器100和视频信号处理器800之间以及 CPU 82与视频信号处理器800之间的信号传输和接收是通过HDMI 连接器(未示出)来操作的。
视频信号处理器100输出检测信号DFL到外部的时钟发生器810 和电源电路84，时钟发生器810产生并输出外部时钟信号CLK。电源 电路84依照检测信号DFL向视频信号处理器100提供电源。
图2是显示图1中视频信号处理器100配置实例的结构图。视频 信号处理器100包括：输入部件10；时钟输入单元32；低速时钟发生 器34；门闩电路36；定时器38；作为频率检测器的频率检测电路40； 和逻辑部件60。
输入部件10包括：外部时钟输入单元12；时钟输出单元14；数 据输出电路16；和高速电路20。高速电路包括：数据输入电路21、 22和23；和频率转换电路26。逻辑部件60包括：时钟输入单元62； 解码器64；解密电路65；A/V控制单元66；视频数据输出单元67； 音频数据输出单元68；控制单元72；和寄存器74。
在下文中，假设视频信号处理器100被设计成例如，当视频数据 D0至D2的传输速率是750MHz或低一些时是可操作的。视频数据 D0至D2是在视频传输中有同样高的传输速率的比特流。外部时钟信 号CLK的频率是视频数据D0至D2传输速率的1/10。例如当视频数 据D0至D2的传输速率是750MHz时，外部时钟信号CLK的频率就 是75MHz。因此，如果检测到外部时钟信号CLK的频率高于给定的 频率，就可以知道视频数据D0至D2的传输速率太高了。
视频数据D0至D2分别输入到数据输入电路21至23。数据输入 电路21包括PLL电路并使PLL电路和视频数据D0同步，以使稳定 的视频数据输出到频率转换电路26。数据输入电路22和23用和数据 输入电路21同样的方式配置，视频数据D1和D2稳定地输出到频率 转换电路26。
外部时钟输入单元12依照从门闩电路36输出的检测信号DFL， 向时钟输出单元14、数据输出电路16和频率转换电路26输出从外部 时钟发生器810输入的外部时钟信号CLK。时钟输出单元14向时钟 输入单元32和62输出所输入的时钟信号作为时钟信号CLH，而无需 改变。
频率转换电路26依照从外部时钟输入单元12输入的时钟信号的 时序，把从数据输入电路21至23输入的串行数据转换为并行数据， 并把并行数据输出到数据输出电路16。数据输出电路16把从频率转 换电路26输出的并行视频数据和从外部时钟输入单元12输入的时钟 信号同步，并向解码器64输出得到的数据作为视频数据DD。
时钟输入单元32输出时钟信号CLH到频率检测电路40。低速时 钟发生器34包含自激振荡器，并且产生基本为周期性的 (substantially-periodic)的低速时钟信号CLL，该信号有着相对低的 频率，低速时钟发生器34输出时钟信号CLL到频率检测电路40。频 率检测电路40使用低速时钟信号CLL检测时钟信号CLH的频率是否 高于给定的频率，并将结果输出到门闩电路36作为检测信号DHF。
当检测信号DHF转换到“H”，门闩电路36保持这个逻辑电平并 把逻辑电平作为检测信号DFL输出到外部时钟输入单元12、时钟输入 单元62、控制单元72、外部时钟发生器810、电源电路84和其他电 路。定时器38产生具有给定周期的信号并输出该信号到门闩电路36。 门闩电路36被从定时器38输出的信号重启。
时钟输入单元62向逻辑部件60所包含的电路提供时钟信号CLH。 解码器64对视频数据DD解码并输出解码数据。解密电路65对包含 在解码器64输出中被加密的数据进行解密，并输出解密数据。
A/V控制电路66从解密电路65的输出分离出视频数据并向视频 数据输出单元67输出得到的视频数据。A/V控制电路66也从该输出 分离出音频数据并向音频数据输出单元68输出所得到的音频数据。视 频数据输出单元67向外部输出视频数据VID。音频数据输出单元68 向外部输出音频数据AUD。解码器64、解密电路65、A/V控制电路 66、视频数据输出单元67和音频数据输出单元68由控制单元72所控 制。
控制单元72依照从频率检测电路40输出的检测信号DHF的电平 向寄存器74中写值。控制单元72向CPU 82发送数据和从CPU 82接 收数据。CPU 82从寄存器74读数据和在寄存器74中写数据。
图3是图2所示频率检测电路40配置实例的结构图。频率检测电 路40包括：触发器41、42、43和44；反相器46、47和48。触发器 41至43以及反相器46至48组成分频器来分离时钟信号CLH的频率 和输出得到的信号。当频率检测电路40接收到作为重启信号的低速时 钟信号CLL，并且随即接收到8个脉冲的时钟信号CLH时，频率检测 电路40把检测信号DHF的电平从“L”变为“H”。
图4是图3所示频率检测器40的信号实例的图。例如在图4中， 低速时钟信号CLL的频率是5MHz，作为检测对象的时钟信号CLH的 频率是133MHz(周期是7.5ns)。
在图4的例子中，频率检测电路40通过低速时钟信号CLL被重 启，导致检测信号DHF在重启约60ns后转换到“H”，随即检测到输 入了频率高于75MHz的时钟信号CLH，也就是视频数据D0至D2的 频率高于视频信号处理器100所能处理数据的频率。另一方面，当时 钟信号CLH的频率是75MHz(周期是13.3ns)时，检测信号DHF不 转换到“H”。
数据输入电路21至23和频率转换电路26工作在输入视频数据的 频率上。外部时钟输入单元12和数据输出电路16工作在外部时钟信 号CLK的频率上。
例如当检测信号DFL指示外部时钟信号CLK的频率高于例如 75MHz时，外部时钟输入单元12通过停止时钟信号的供应来停止数 据输入电路21至23和频率转换电路26的高速操作。
在这种情况下，外部时钟输入单元12可以通过停止时钟信号的供 应或者通过停止它本身的操作来停止数据输出电路16相对低速的操 作。
作为选择，时钟输入单元62可以通过停止时钟信号的供应来令组 成逻辑部件60的电路的至少一部分停止，例如令解码器64、解密电 路65、A/V控制单元66、视频数据输出单元67、音频数据输出单元 68或者控制单元72停止。
作为选择，时钟输出单元14可以停止向时钟输入单元32和62提 供时钟信号，来停止频率检测电路40和逻辑部件60的操作。
作为选择，电源电路84可以停止向视频信号处理器100提供电源。
作为选择，外部时钟发生器810可以停止输出外部时钟信号CLK。
检测信号DFL可以被用作重启信号RST来停止整个视频信号处理 器100的操作。
CPU 82或者控制单元72可以输出检测信号DFL作为热插拔检测 信号HPO。特别地，当外部时钟信号CLK的频率高于给定频率时， 就会输出指示视频信号处理器100没有连接到视频信号处理器800的 热插拔检测信号HPO。然后，视频信号处理器800能够停止输出视频 数据D0至D2和外部时钟信号CLK。
频率检测电路40可以测量视频信号处理器100所消耗的电流。在 这种情况下，如果获得的电流值高于给定值，则认为外部时钟信号CLK 的频率高于给定频率，从而输出指示检测到高频时钟信号的检测信号。
除了检测信号DFL，可以使用从频率检测电路40输出的检测信号 DHF。在这种情况下，门闩电路36和定时器38可以省略。
(修改实例1)
作为第一实施方式的第一修改实例，将会描述检测高频时钟信号 输入的例子。在本修改实例中，频率检测电路和CPU形成频率检测器。
CPU 82通过控制单元72接收分频器的输出，基于该输出电平上 的变化间隔，检测出外部时钟信号CLK的频率高于给定频率，并且输 出检测结果作为检测信号DFC。如图2所示，检测信号DFL、检测信 号DFC可以用于视频信号处理器的电路控制。
例如，如果其中有串联连接的25级触发器的分频器被用作频率检 测电路，则当外部时钟信号CLK频率分别是133MHz和75MHz时， 分频器的输出周期大约是252ms和447ms。CPU 82每50ms检测分频 器输出的电平，并基于连续产生的同样电平的数量，检测外部时钟信 号CLK的频率是否高于给定的频率。
由于控制单元72是依照检测信号DHF的电平向寄存器74中写值， 因此，CPU 82可以从寄存器74中读取数据来检测外部时钟信号CLK 的频率。
输入部件10、高速电路20和外部时钟输入单元12，例如，作为 电路块可以分别和寄存器74中最低有效位、第二最低有效位和第三最 低有效位相关联。另外，控制单元72可以在寄存器74中的各个不同 位存储组成分频器的一些触发器的输出，以使CPU 82基于寄存器中 一个相关联位的值来控制操作，如使每个输入部件10、高速电路20 和外部时钟输入单元12停止的操作。这样，CPU 82很容易控制系统 必要能量消耗的减少。
(修改实例2)
图5是图2所示频率检测电路另一个配置实例的结构图。图5中 显示的频率检测电路(频率检测器)包括触发器242A、242B、242C、 242D、242E、242F、242G、242H、242I、242J、242K和242L。这些 触发器242A到242L是串联的，使得每一个触发器的输出作为下一级 触发器的输入信号，因此形成了转换电路。当接收到低速时钟信号CLL 作为重启信号并且之后接收到12个脉冲的时钟信号CLH时，图5中 示出的频率检测电路把检测信号DHF的电平从“L”变为“H”。
图6是图5所示频率检测电路中信号示例图。例如在图6中，也 是假定低速时钟信号CLL的频率是5MHz并且作为待检测对象的时钟 信号CLH的频率是133MHz(周期是7.5ns)。
在图6的情况下，频率检测电路由低速时钟信号CLL重启，使得 检测信号DHF在重启90ns后转换到“H”，从而检测出输入了频率高 于75MHz的时钟信号CLH。另一方面，如果时钟信号CLH的频率是 75MHz(周期是13.3ns)，则检测信号DHF不转换到“H”。
(修改实例3)
图7是图2所示频率检测电路另一个配置实例的结构图。图7中 所示频率检测电路(频率检测器)包括：触发器341和342；延迟电 路344；反相器346；和异或门347。在本例中，无需低速时钟发生器 34。
延迟电路344延迟了触发器341的输出并且产生到反相器346的 输出。反相器346将延迟电路344输出的逻辑电平反相，并且产生到 触发器341的输出。触发器341使反相器346的输出和时钟信号CLH 同步并输出结果。触发器342接收触发器341的输出并把接收到的输 出和时钟信号CLH同步地输出到异或门347。异或门347获得触发器 341和342输出的异或，并输出结果作为检测信号DHF。    
由延迟电路344产生的延迟例如被设置成比133MHz的时钟信号 周期长并比75MHz的时钟信号周期短。然后，当输入133MHz的高速 时钟信号作为时钟信号CLH时，异或门347输出反复在“H”和“L” 之间转换的信号，而当输入75MHz的低速时钟信号时，输出电平不变 的信号。从而，图7所示频率检测电路能检测高速时钟信号的输入。
实施方式2
图8是使用图2所示视频信号处理器的显示设备的配置实例结构 图。图8中显示的显示设备400包括：视频信号处理器100；CPU 82； 存储器412；显示控制器414；和显示单元416。
视频信号处理器100输出视频数据VID到显示控制器414，并且 输出检测信号DHF到CPU 82。当检测信号DHF指示检测到高频信号 时，CPU 82控制显示控制器414，以使事先存储在存储器412中的数 据被读出并通过显示单元416来显示。显示控制器414将视频数据VID 或由CPU 82从存储器412中读出的数据输出到显示单元416并依照 CPU 82的指令显示数据。
当检测信号DHF指示检测到高频信号时，CPU 82使显示单元416 出现显示，该显示指示例如外部时钟信号CLK的频率高于给定的频 率，也就是输入到视频信号处理器100的视频数据D0至D2的传输速 率高于给定的传输速率，或者视频数据D0至D2传输所用的电缆需要 从显示设备400中移除。
即使输入超高传输速率的视频数据并因此数据显示失败，显示设 备400也能使用户容易地知道失败的原因，以便于采取措施，象断开 使用的电缆和使用其他的电缆。
综上所述，本发明对于视频信号处理器是有用的，因为在输入高 传输速率的视频信号情况下抑制了额外热量的产生。
相关申请的交叉引用
2004年3月31日递交的日本第2004-106776号专利申请的公开包 括说明书、附图和权利要求书，在此通过参考将其全部内容引入本申 请。