在ATE系统中经常出现对从参考时钟产生精确的、低抖动时钟信号的需要。如果所希望的时钟频率为参考时钟频率的整数系数(integerquotient)，可以使用诸如计数器的简单分频器。类似地，如果所希望的频率为参考时钟频率的整数倍，可以使用倍频器。倍频器的形式可为斜波振荡器后跟有滤波器，或者今天更加普遍地，在反馈通路中带有分频器的锁相环电路。
通常将分频和倍频组合在单一的系统中，提供携带相对参考时钟频率的N/M关系的信号。然而，当N和M变大时，这些系统的性能倾向于降低。将N和M限定为较小值牺牲了频率分辨率。
另一种称为直接数字合成(“DDS”)的方法提供了任意的高频分辨率，但是以增加复杂性为代价。图1说明了产生时钟信号的常规DDS。相位累加器114每一个参考时钟周期进行增加。由分频器(divider)110的输出表示相位累加器114的每一增加量。该值等于相位累加器114的满标值(标称值为1)乘以所希望输出时钟的频率、除以参考时钟的频率。例如，假设100MHz的参考时钟，分频器110的输出端的值标称值等于1/100，以产生1MHz的输出时钟。然后，相位累加器114在每一个参考时钟周期按步长1/100增加。
相位累加器114的这种增加导致其到达满标值，并且在每一个所希望的输出时钟周期“进行翻转”。因此，相位累加器114中的存储值代表所希望的输出时钟的相对相位，相位为0到满标值，代表0到2π弧度。在每一个参考时钟周期，查询表116将存储在相位累加器114中的相位转变为希望的输出波形的数字表示(通常为瞬时的相位的正弦)。然后，数字-模拟转换器118将数字表示转变为电压，并且滤波器从输出信号中去除非自然信号。
通常，由查询表116中的入口数和数字-模拟变换器118的分辨率来限制DDS的性能。通常，简单的滤波器不足以去除变换的非自然信号，并且需要在变换器的输出端增加一个锁相环120。正如本领域普通技术人员所熟知的，这样的实现倾向于复杂和昂贵。
在转让给马塞诸塞州的波士顿的Teradyne公司的专利号5,274,796的美国专利中公开了另一种产生时钟信号的替换。在该专利中，公开了一种定时发生器，其产生时钟信号，该信号的每一个周期由整数个参考时钟周期加上非整数延迟构成。在一个周期一个周期的基础上，响应于数字导出的“残余”信号，内插器提供非整数延迟以纠正由于丢失参考时钟周期的分数部分而导致的错误。尽管这样是精确的，由于内插器本身的高成本，内插器技术倾向于昂贵。

相对于上述背景技术，本发明的目的是从参考时钟产生时钟信号，同时比使用常规技术来产生更加经济.
为了获得上述目的和其它目的和优点，时钟发生器产生时间量化信号，在量化误差内该时间量化信号的周期等于所希望的时钟信号周期。噪声整形重量化器以逐周期的方式处理量化误差以产生噪声整形值，并且可变流水线延迟电路根据噪声整形值有选择地将时间量化信号延迟整数个参考时钟周期。噪声整形量化误差和响应于噪声整形值有选择地延迟时间量化信号的效果(effect)是将在时间量化信号中的抖动从相对的低频移到相对的高频。然后，可以使用锁相环来对余下的高频抖动进行滤波。
附图说明
考虑下面的说明和服图，可以清楚地看到本发明的其它目的、优点和新颖特征，其中：
图1是使用常规的直接数字合成技术进行工作的频率合成器的简化框图；
图2是根据本发明的时钟发生器的简化框图；
图3是与图2的时钟发生器一起使用的可变流水线延迟电路的详细框图；和
图4为与图2的时钟发生器一起使用的噪声整形重量化器的详细框图。

结构
图2为根据本发明的时钟发生器200的简化框图。可以看出，时钟发生器200与图1的DDS结构类似。例如，时钟发生器200包括类似于图1的相位累加器114的周期累加器214。时钟发生器200也包括类似于图1的分频器110和锁相电路120的分频器210和锁相环220。
然而，与图1的相位累加器114相比，在正常工作期间周期累加器214从未到达其满标值，因而从未发生翻转。实际上，在每一个参考时钟周期，周期累加器214进行递减。同样，当其值小于1时，也进行递增。因此，周期累加器的值在大于0和小于满标值的值之间摆动。
通过与周期累加器214一起工作的下溢检测器224、加法器212、分频器210、和多路复用器222来建立上述摆动。下溢检测器224连接到周期累加器214的输出端并且对其值进行监测。当周期累加器214的值小于1时，下溢检测器224维护(assert)下溢信号。当所述值大于或等于1时，下溢检测器224解维护(de-assert)下溢信号。
如图2所示，下溢信号控制多路复用器222的SELECT输入端，多路复用器222接收两个输入并提供一个输出。多路复用器222的第一输入连接到分频器210的输出端，而其第二输入端接收固定电平“0”。分频器210在其输出端产生其两个输入的系数，也就是所希望的周期除以参考时钟周期。该系数等于分频器的数字精度，等于每一个所希望的输出周期中的参考时钟周期的数目。当下溢信号被维护和被解维护时，由加法器212将所述系数和值“0”分别加入到周期累加器214中。加法器212也将值“-1”加入到周期累加器214中以在每一个参考时钟周期递减周期累加器214的值。
由于这种结构，导致下溢信号以精确地等于输入到分频器210的希望的周期的周期进行摆动.尽管该周期在平均时间上被精确地校正，下溢信号的任何一个周期具有总计达一个参考时钟周期的误差.因此，下溢信号可以被认为是所希望的时钟信号的时间量化形式，其遭受到总计达一个参考时钟周期的量化误差.
数据转换领域的普通技术人员多年来使用称为“噪声整形”的技术来将相对的高分辨率数字信号重量化为相对的低分辨率信号，而无需牺牲信号保真度。例如，已经使用噪声整形来将16比特值表示的信号映射为12比特值。如果没有噪声整形，则将16比特值进行截尾以适应12比特值的可用二进制(available bin)，并且构成LSB的尾数的截尾误差将被忽略。通过噪声整形，存储截尾误差，然后将其加到其它采样值或者从其它采样值中将其减去。噪声整形的实际效果是将重量化的信号的噪声频谱从相对的平顶特性重分布为在低频具有极大降低的噪声且在高频具有增加的噪声。通常，通过经济的低通滤波器可以消除高频噪声，留下比没有使用噪声整形提供的低得多的噪声的信号。
本发明的显著进步在于将噪声整形技术应用到信号定时中，而之前，它们主要被应用到信号电平中。与常规所进行的对电压-电平噪声的频谱进行移动不同，本发明对抖动的频谱进行移动。
继续参见图2，来自下溢检测器224的下溢信号提供给可变流水线延迟电路226的输入端。可变流水线延迟电路226将通过的下溢信号延迟整数个参考时钟周期。显著地，噪声整形重量化器228在此延迟中建立多个参考时钟周期。
如图3所示，噪声整形重量化器228具有：一个数据输入端，连接到周期累加器214以接收周期累加器214的值；一个时钟输入端，连接到下溢检测器224的输出端以接收下溢信号。每一次维护下溢信号时，噪声整形重量化器产生新的输出值。这些输出值建立可变流水线延迟电路226的延迟量。
可变流水线延迟电路226的输出代表以“新的”分辨率一参考时钟周期进行整形的下溢信号噪声。尽管每一个噪声整形下溢信号的周期等于整数个参考时钟周期(与噪声整形前的下溢信号一样)，对其误差进行重整形以使它们主要出现在高频中。随着频谱误差从低频转移到高频，余下的高频噪声(抖动)可以由锁相环220容易地去除。因此，在锁相环的输出端的信号具有很低的抖动和精确控制的频率。
详细的结构
可变流水线延迟电路
图3示出了适于与图2的时钟发生器200一起使用的可变流水线延迟电路226的一个例子。如图3所示，可变流水线延迟电路226包括通常由参考时钟计时的、串行连接的多个一比特D触发器310a-310n。下溢信号被提供给第一D触发器310a的D-输入端。下溢信号在参考时钟的每一个周期被从一个触发器的输出传送到下一个触发器的输出。因此，触发器310a到310n的性能类似寄存器的性能。
下溢信号和每一个D触发器的输出被分别连接到多路复用器312的各个输入端。响应于选择信号“N/S”，每次选择这些输入端中之一来传送到多路复用器312的输出。由噪声整形重量化器228产生选择信号N/S。根据选择的输入，多路复用器312的输出要么为直接的下溢信号，或者为延迟了整数个参考时钟周期的下溢信号形式。因此，延迟值为0到n个参考时钟周期，其中n为触发器310a-310n的个数。
由于触发器310a-310n和多路复用器312具有固有的传播延迟，通常，来自多路复用器312的输出信号没有与参考时钟对准.因此，优选地，在多路复用器312的输出端处提供附加的触发器314以将多路复用器312的输出与参考时钟的有效边缘对准.尽管触发器314将一个参考周期延迟加到可变流水线延迟电路226的输出，该延迟不影响延迟的输出信号(标记为“延迟的下溢”)的周期.触发器314加入的延迟仅仅增加常数相移.
噪声整形重量化器228的阶数(order)确定了可变流水线延迟电路226中的触发器310a-310n的最小数目。如我们所知，三阶噪声整形器提供了8个不同调整值(下面将介绍)。因此，可变流水线延迟电路226将需要至少7个D触发器310a-310n以提供总共8个不同的延迟选择(一个延迟来自每一个触发器的输出端，加上直接用于下溢信号的一个延迟)。然后，多路复用器312要求至少8个输入。如果只希望二阶噪声整形，噪声整形器仅产生4个调整值，并且只需要3个触发器310a-310n。
噪声整形重量化器
图4说明了适合于与时钟发生器200一起使用的噪声整形重量化器228。对于数据转换领域的普通技术人员来说，噪声整形重量化器(也称为“噪声整形器”)的基本结构是公知的，并且根据熟知的结构来构成噪声整形重量化器228。
据说，常规的噪声整形重量化器通常首先通过将输入数据流分成通常称为“整数”的第一部分和通常称为“分数”部分的第二部分来进行工作。然而，由于噪声整形器在其上进行工作的、周期累加器214的值(标记为“残余(residue)”)总是小于1，只需处理分数值。因此，处理整数部分的常规噪声整形器部分不包括在噪声整形重量化器228中，因为不需要它。
如图4所示，噪声整形重量化器228接收2个输入和产生1个输出。第一输入为残余信号，也就是周期累加器214的值。第二输入为下溢信号。下溢信号实际上作为噪声整形器重量化器228的时钟，使噪声整形器重量化器228在每一次周期累加器214的值小于1时更新它的状态。
响应于残余信号和下溢信号，噪声整形器重量化器228产生输出信号N/S，该信号的范围根据噪声整形器重量化器228的阶数而变化。图4的噪声整形器重量化器228为三阶噪声整形器。这样，产生8个不同的输出值，其范围为-3到+4。
这些值由3比特的二进制数字表示，优选地它们被直接提供给可变流水线延迟电路226的多路复用器312的选择输入端。安排多路复用器312的连接使得值为-3时选择具有最小延迟的路径(直接的下溢信号)，并且增加的值选择具有增加延迟的路径。值为+4时选择在链式310a-310n(未示出)的第7个D触发器的输出。因此，响应于包含在周期累加器214中的残余数值，当这些值低于1时，噪声整形器重量化器228的输出N/S调制可变流水线延迟电路226的延迟。
一般而言，噪声整形器的阶数越高，噪声整形器将噪声从低频转变到高频就越急剧。因此，较高阶的噪声整形器通常是优选的。然而，较高阶的噪声整形器占据附加的空间，并且具有比较低阶的噪声整形器更复杂的实现。较高阶的噪声整形器也要求可变流水线延迟电路226具有附加的触发器310a-310n，并要求多复用器312具有附加的输入端。我们已经发现在性能和复杂性之间一个好的折衷是使用三阶噪声整形器。
更加仔细地察看噪声整形器，可知图4的三阶噪声整形重量化器228包括多个加法器410、414、418、422、426和428以及多个锁存器412、416、418和444。每一个加法器用指出的符号、将在其两个输入端的值相加，并且产生一个输出信号。
构造锁存器412、416和420以分别形成第一、第二和地三串联的累加器。每一个锁存器的输出与相应加法器(分别为加法器410、414和418)的输入相加以形成到锁存器的后续输入，该后续输入在下一个维护下溢信号时被同步入(clock into)锁存器。
最后，与累加器相关的每一个加法器的输出变的太大，使得相应的锁存器不能容纳，于是产生了下溢信号。来自第一、第二和第三累加器的下溢信号(分别为信号440，442，和444)被从各个加法器的输出中剥离出来，并且被直接地通过送到(funnel)N/S输出端。优选地，只有下溢信号被送到所述输出端。
噪声整形器重量化器228也包括“第一差分”电路，用于处理送到噪声整形器的输出端的下溢信号。每一个第一差分电路包括一个加法器(例如224或228)和一个锁存器(例如，分别为430或432)，用于将上一个值(各个锁存器的Q-输出)从当前值(各个锁存器的D-输入)中减去。也提供了加法器422和426以产生N/S输出信号。
为简单起见，省略了图4中所示的信号的特定比特宽度。为清楚起见也省略了比特宽度以及加法器和所存器的特定构成。然而，噪声整形器重量化器228的具体结构对于本领域普通技术人员来说是公知的。本领域的普通技术人员也认识到图4中的特定结构可以显著地不同于示出的结构，同时有效地达到相同的结果。因此，图4的结构被认为是公知的多个不同的噪声整形器技术中的一个例子，噪声整形器的特定的形式对于本发明来说不是关键的。
锁相环
如上所述，可变流水线延迟电路226的输出为延迟的下溢信号，其已经被噪声整形以改善它的低频频谱纯度。由于噪声整形影响的修正在一个周期接着一个周期的基础上表现出，优选地，对来自延迟的下溢信号的抖动进行滤波的处理应当非常受到周期到周期的定时改变的影响。当被应用到锁相环时，我们发现这意味着锁相环应当是线性的。
通过确保锁相环的相位检测器具有线性的输入到输入性能可获得锁相环的线性。如果延迟的下溢信号和PLL锁输出信号(到相位检测器的两个输入)之间的相位差是双倍的(double)，则相位检测器的输出也应当是双倍的。如果相位检测器不是线性的，将产生互调分量，其将抖动加入到输出时钟，导致本发明不能获得所有的好处。
为了产生具有接近参考时钟频率的频率的时钟，通过将采样-保持加入到相位检测器的输出来获得附加的性能优点。优选地，对采样-保持进行配置来以相对于输出时钟周期的固定相位、在每一个输出时钟周期对相位检测器的输出进行采样。该固定的相位优选地对应于输出时钟的零穿越(zero crossing)。该零穿越之间的间隔对应于一间隔，在此间隔期间，延迟的下溢信号的噪声整形影响相位检测器的输出。通过在这些间隔之间进行采样并且在它们之间进行保持，可以提高锁相环对噪声整形的灵敏度。
实现
除了锁相环220之外，可以完全使用数字硬件来实现时钟发生器200。该硬件可以采用离散数字器件，或者优选地部分或全部采用现场可编程门阵列(FPGA)或者专用集成电路(ASIC)。如果使用混合信号ASIC，可以在一个器件内实现整个电路。
除了锁相环，时钟发生器200的元件成本是可忽略的。然而，锁相环被广泛地应用在自动测试设备中。我们相信组成时钟发生器200的数字电路可以加到已经采用锁相环的现有设计中，从而以最小的附加代价来提供精确的、低抖动时钟。
利用100MHz的参考时钟和三阶噪声整形器，相信是可以获得次皮秒(sub-picosencond)抖动。在维持该性能等级时，可以将锁相环220的带宽设为大于100kHz，以获得数量级为单个微秒的设定时间(settling times)。
替换实施例
在介绍了一个实施例之后，可以做出数个替换实施例或者变化。
上面已经介绍噪声整形重量化器228为三阶噪声整形器。然而，这仅仅是一个例子。可以使用较高阶的噪声整形器，提供更好的性能，但是以增加复杂性为代价。同样地，可以使用较低阶的噪声整形器，相应地具有较低的性能和复杂性。
如上所述，周期累加器214在每一个参考时钟的周期递减，且当器值低于1时进行递增。然而，本领域的普通技术人员可以普遍地改变这种结构。例如，周期累加器可以被做成向上计数而不是向下计数任意个比特数，并且在其值穿过阈值时向下计数而不是向上计数。递增或递减方向是不重要的，只要周期累加器受到两种操作以相反方向影响。此外，阈值不需要是“1”，而是可以为代表在哪一点进行刷新周期累加器的任意值。通常，周期累加器214是多比特寄存器(例如，32比特寄存器)。上面称为“1”实际上对应于0和232-1之间的二进制数字。选择数字“1”仅仅是为了数学上简单。本领域的普通技术人员知道如何放大实际的二进制数值以产生希望的结果。
在上面的说明中，“希望的”输出时钟具有与输入到分频器210的被除数(dividend)相同的频率。然而，这仅仅是一个例子。与周期累加器递减的量相比，通过改变周期累加器214递增的量，可以改变输出时钟为不同于输入到分频器210的“希望的周期”。通过将频率增益加到锁相环220上，也可以改变输出的时钟频率。正如本领域普通技术人员所知，可以配置锁相环来倍频或分频，或产生乘以和除以输入信号的N/M组合。因此，不应当将本发明视为限于产生具有正好是输入到分频器210的值的时钟信号。
因此，应当理解，本领域的普通技术人员在本发明的范围内可以很大地改变在此介绍的本发明的特定实现。因此，本发明仅应当由所附权力要求书的精神和范围来限定。