[0002] 本申请要求于2017年5月5日提交的法国
专利申请No.1753971的优先权，该申请通过引用合并于此。
技术领域
[0003] 本
发明的
实施例涉及能够连接到串行外围接口总线的缓冲器级设备。
背景技术
[0004] 传统的同步输出缓冲器级的两个主要特征是切换时间(也就是说，缓冲器的逻辑
电路在时钟边沿发生时向输出传输存在于输入处的数据所需要的时间)以及在输出处供应的将要被分配在与其连接的电路(输出能够驱动(通常使用术语“扇出”来指代)的与其连接的多个电路)的输入处的
电流的量。
[0005] 优选的是，切换时间尽可能短并且“扇出”为高，尤其是在“晶体管-晶体管”逻辑(TTL)系统或NMOS/PMOS晶体管系统中。
[0006] 这两个量是关联的，并且减小缓冲器的输出阻抗增加了“扇出”并且减少了
访问时间。
[0007] 另一方面，使用CMOS技术生产的本系统需要零输入电流，并且特别是在串行外围接口(SPI)总线上的通信
频率变得越来越高。切换时间因此在现代CMOS系统中变得极为重要。
[0008] 图1示出了输出缓冲器的示例，其中包括一对MOS晶体管的
反相器组件使得可以将“高”电平或“低”电平
信号施加到输出
节点SD。下拉NMOS晶体管MN连接在参考
电压源VSS与输出
端子SD之间，并且上
拉晶体管MP连接在
电源电压源VDD与输出端子SD之间。
[0009] 下拉MN晶体管和上拉MP晶体管由控制
逻辑电路CTLG0控制，以根据激活信号(ON，/ON)以及表示要传送的数据的信号来将它们置于导通状态或关断状态。
[0010] 而且，控制逻辑电路CTLG0被配置为使高参考电压源VDD与低参考电压源VSS之间的
短路的发生最小化。这种短路(“交叉导通”)在冲突发生时反相器改变状态时发生，在此期间两个晶体管同时导通。这产生了极高电流的短暂消耗。
[0011] 结果，控制逻辑电路CTLG0被配置为通过防止一个晶体管在另一晶体管已经改变到关断状态之前改变到导通状态来最小化这个短路电流。
[0012] 控制逻辑电路CTLG0包括分别控制上拉晶体管MP或下拉晶体管MN的三输入
逻辑门。
逻辑门接收要传输的数据/DataO的逻辑值、激活信号ON、/ON、以及存在于另一晶体管MN、MP的栅极上的信号。
[0013] 控制反相器可以基于逻辑信号离开逻辑门来以与每个晶体管MN、MP相对应的值来施加控制电压。
[0014] 这种所谓的防冲突组件使得当发生切换时可以预期晶体管在另一晶体管导通之前关断。
[0015] 此外，对于数据输出端子SD处的给定电容(例如，几十皮法)，下拉MN和上拉MP晶体管被定尺寸为使得它们在导通状态下的阻抗足够低以满足数据存取时间方面的要求。
[0016] 由缓冲器接收的数据来自在
时钟信号CLK的边沿被触发的D型触发器(DFF)。
[0017] 因此，这种缓冲器级的切换周期包括触发器DFF中的传播时间、控制逻辑电路CTLG0的逻辑门中的传播时间、防冲突组件的延迟、以及源于输出端子SD处的电容C的延迟R*C(R是晶体管MN和MP的导通状态
电阻)。
[0018] 从时钟边沿开始，D型触发器中的传播时间包括(就“逻辑层”而言，它代表了基本延迟)用于生成时钟信号的两个逻辑层、以及用于传播数据信号的两个逻辑层。
[0019] 具有防冲突组件的控制逻辑电路CTLG0引入用于将晶体管置于关断状态的两个逻辑层的延迟，然后是用于将另一晶体管置于导通状态的两个逻辑层的延迟。这构成了八个逻辑层的总延迟。
[0020] 在传统的缓冲器设备中，通过停用或移除防冲突组件来实现切换速度的提高，并且这产生了大的短路电流。
[0021] 而且，优化切换速度需要缓冲器级晶体管从关断状态到导通状态的非常快的切换。这使得有必要制造更大的晶体管，其在导通状态下具有更小的阻抗并且生成甚至更大的短路电流。
发明内容
[0022] 本发明的实施例涉及输出缓冲器级设备，特别是那些耦合在另一组件(例如，非易失性
存储器)的输出处并且本领域技术人员通常使用术语“输出缓冲器”来指代的输出缓冲器级设备。例如，这种输出缓冲器级设备可以连接到SPI总线。
[0023] 已经设计实施例以尝试寻找切换速度与源自冲突短路的消耗之间的折衷，并且改善这些特征之一如何负面地影响另一特征。
[0024] 现在，在本技术中，切换速度和功率节省是极其重要的，并且实施例共同提高它们。
[0025] 为此，根据一个方面，一种缓冲器级设备包括用于接收数据信号的数据输入、用于接收时钟信号的时钟输入、数据输出以及耦合到数据输入、时钟输入和数据输出的处理器。处理器被配置为与时钟信号的时钟周期同步地向输出传送来自数据信号的数据。根据这个设备的一个一般特征，处理器包括被配置为在时钟周期的前半部分期间与时钟信号的第一边沿同步地向数据输出传送每个数据的第一缓冲器模
块、以及被配置为在时钟周期的后半部分期间将数据保持在数据输出处的第二缓冲器模块。
[0026] 因此第一缓冲器模块负责从反映数据的逻辑值的潜在转换的第一时钟边沿处开始的动态数据传输阶段。在时钟周期的前半部分结束时，以SPI协议为例，接收器电路已经正常加载了在SPI总线上传送的数据。例如，这个第一缓冲器模块可以被配置为具有非常快的切换时间。
[0027] 第二缓冲器模块本身用于在所谓的静态阶段的过程中在正在进行的时钟周期的后半部分期间传送数据，而不涉及从先前数据的转换。这个第二缓冲器模块可以例如被配置为在静态阶段中优化电流消耗。
[0028] 根据一个实施例，第一缓冲器模块被配置为通过在数据输出上施加第一数据来响应由第一缓冲器模块对第一数据和由第二缓冲器模块对第二数据的向数据输出的联合传送。
[0029] 因此，在要传输到输出的数据的转换时发生冲突的情况下，传送到设备的数据输出的是新数据，因此可以通过避免关于在冲突时间期间在输出处的数据的不确定性来提高缓冲器级设备的切换速度。
[0030] 根据一个实施例，第一缓冲器模块包括第一上拉晶体管和第一下拉晶体管，第一上拉晶体管和第一下拉晶体管均在导通状态下具有低于低参考的阻抗，并且第二缓冲器模块包括第二上拉晶体管和第二下拉晶体管，第二上拉晶体管和第二下拉晶体管均在导通状态下具有高于高参考的阻抗。
[0031] 因此，第一缓冲器模块具有非常快的切换时间并且在冲突的情况下优先于第二缓冲器模块，第二缓冲器模块在冲突的情况下允许相对较低的电流流动，并且使得可以符合对
输出电压的高电平的最小值和输出电压的低电平的最大值的限制。
[0032] 例如，低参考可以被设置为40欧姆，并且高参考可以被设置为1000欧姆。其他值也是可能的。
[0033] 根据一个实施例，第一上拉晶体管和第二上拉晶体管中的每一个的源极耦合到高电平参考电压源并且其漏极耦合到数据输出，并且第一下拉晶体管和第二下拉晶体管中的每一个的源极耦合到低电平参考电压源并且其漏极耦合到数据输出。
[0034] 根据一个实施例，处理器包括触发信号发生器，触发信号发生器耦合到时钟输入，并且被配置为生成分别触发由第一缓冲器模块和第二缓冲器模块对每个数据的传送的第一缓冲器模块触发信号和第二缓冲器模块触发信号。
[0035] 触发信号发生器可以被配置为通过控制由第一缓冲器模块对第一数据的传送并且然后控制由第二缓冲器模块对第二数据的传送的停止来响应时钟信号的第一边沿。
[0036] 触发信号发生器可以被配置为通过控制由第二缓冲器模块对第一数据的传送并且然后控制由第一缓冲器模块对第一数据的传送的停止来响应时钟信号的第二边沿。
[0037] 根据一个实施例，处理器包括用于分别向第一缓冲器模块和第二缓冲器模块传送来自数据信号的每个数据的第一触发器和第二触发器，触发信号发生器被配置为分别生成控制触发器的时钟信号，以便在由缓冲器模块对每个数据的传送的相应触发之前预先向触发器加载每个数据。
[0038] 触发信号发生器有利地被配置为将第一触发器在主时钟信号的低电平期间置于稳定状态并且在时钟信号的高电平期间置于能够加载数据的状态，并且将第二触发器在时钟信号的低电平期间置于能够加载数据的状态并且在时钟信号的高电平期间置于稳定状态。
[0039] 例如，数据输出可以用于被连接到串行外围接口总线。
[0040] 此外，该设备有利地以集成方式制造在集成电路内。
[0041] 在另一实施例中，一种系统包括电可擦除可编程
非易失性存储器，其包括存储器平面并且能够在存储器平面中执行读取操作。该系统还包括如上定义的缓冲器级设备，其中由缓冲器级设备接收的数据信号由存储器平面中的读取操作产生。
[0042] 诸如
移动电话或
助听器等
电子设备可以有利地包括这样的系统。
附图说明
[0043] 在研究完全非限制性实施例和实施模式的详细描述以及附图时，本发明的其他优点和特征将变得很清楚，在附图中：
[0044] 图1示意性地示出了传统的输出缓冲器；
[0045] 图2至图7示意性地示出了本发明的实施例和实现模式的示例。
具体实施方式
[0046] 图2示出了包括数据输入ED、时钟输入ECL和数据输出SD的缓冲器级设备DIS的示例。
[0047] 处理器MTR耦合到输入ED、ECL和输出SD，并且包括触发信号发生器LZGEN、第一触发器ACDFF和第一缓冲器模块ACBUF、以及第二触发器DCDFF和第二缓冲器模块DCBUF。
[0048] 数据信号DAT(例如，从EEPROM存储器的存储器平面(plane)中的读取操作产生的数据)被传输到数据输入ED，并且时钟信号CLK被传输到时钟输入ECL。
[0049] 时钟信号CLK例如来自SPI总线上的主设备，并且是具有以传统和已知的方式的阶梯式振荡的信号。时钟信号的高电平和低电平被称为极性，并且时钟信号的周期被称为时钟周期。从低极性到高极性的转换(反之亦然)称为上升沿(和下降沿)。
[0050] 触发信号发生器LZGEN被配置为基于时钟信号CLK来生成与信号CLK同相的第一时钟信号CLKAC、与信号CLK反相的第二时钟信号CLKDC、以及用于控制缓冲器模块ACBUF、DCBUF的触发信号LZ_AC、LZ_DC。
[0051] 触发信号LZ_AC、LZ_DC根据时钟信号的极性来控制缓冲器模块的有条件的和周期性的激活。触发信号LZ_AC、LZ_DC被生成以便处于反相状态但是在时钟信号CLK的转换时具有重叠(也就是说，两个信号同时处于高电平)。
[0052] 触发器ACDFF、DCDFF在施加到输入Clk的时钟信号的边沿上被触发，并且存在于输入Din处的逻辑数据被保持在输出DataO处，并且这个数据的倒置(contrapositive)被保持在输出/DataO处，直到时钟信号的后续边沿。
[0053] 触发器ACDFF、DCDFF的输入Clk分别接收由触发信号发生器CLKGEN生成的时钟信号CLKAC、CLKDC，并且输入Din接收要传输到缓冲器级设备DIS的数据输出SD的数据信号DAT。
[0054] 缓冲器模块ACBUF、DCBUF在输入/Data处接收由相应触发器ACDFF、DCDFF的输出/DataO传输的信号，在输入LZ2处接收相应触发信号LZ_AC、LZ_DC，以及在输入Lz1、/Lz1处接收激活信号ON、/ON。每个缓冲器模块ACBUF、DCBUF包括输出Out，它们都链接到数据输出SD。
[0055] 触发信号LZ_AC、LZ_DC当处于高电平时激活相应的输出缓冲器模块ACBUF和DCBUF，输出缓冲器模块ACBUF和DCBUF将存在于其输入/Data处的逻辑信号的倒置值传送到输出Out。
[0056] 触发信号发生器被配置为生成触发信号LZ_AC、LZ_DC，使得第一缓冲器模块ACBUF在时钟周期的前半部分期间与时钟信号CLK的第一边沿同步地向数据输出SD传送每个数据DAT，并且使得第二缓冲器模块DCBUF在时钟周期的后半部分期间将数据DAT保存在数据输出SD处。
[0057] 图3示出了触发信号发生器LZGEN的示例性实施例。
[0058] 在这个示例中，触发信号发生器LZGEN具有SR
锁存结构，其包括两个与非门NE31和NE32，每个与非门的输出被反馈到另一与非门的输入。
[0059] 第一与非门NE31的另一输入链接到时钟输入ECL并且接收时钟信号CLK。
[0060] 第二与非门NE32的另一输入本身经由反相器I31接收时钟信号CLK的反相信号。这个反相信号被用作时钟信号CLKDC。信号CLKAC使用对信号CLKDC进行反相的反相器I32来获取。
[0061] 第一与非门NE31的输出传送第一触发信号LZ_AC，并且第二与非门NE32的输出传送第二触发信号LZ_DC。
[0062] 由于其与非门设计，触发信号LZ_AC、LZ_DC从高电平到低电平的转换要求另一触发信号稳定在高电平处，而从低电平到高电平的转换无论另一信号的值如何都可以发生。
[0063] 在信号CLK的每个时钟边沿处，两个信号LZ_AC和LZ_DC的高状态中的重叠因此在触发信号发生器LZGEN的逻辑电路的短暂稳定片刻期间发生。
[0064] 换言之，在时钟信号的第一边沿上，触发信号发生器控制由第一缓冲器模块ACBUF对第一数据的传送，并且然后控制由第二缓冲器模块DCBUF对第二数据(也就是说，在第一数据之前的数据)的传送的停止。
[0065] 此外，在时钟信号的第二边沿上，触发信号发生器控制由第二缓冲器模块DCBUF对第一数据的传送，并且然后控制由第一缓冲器模块ACBUF对第一数据的传送的停止。
[0066] 触发信号LZ_AC、LZ_DC的这些重叠将在下面关于图6更详细地变得清楚。
[0067] 图4示出了触发器ACDFF、DCDFF的示例性实施例。
[0068] 第一触发器ACDFF和第二触发器DCDFF可以具有相同且传统的D型触发器架构。
[0069] 每个触发器ACDFF至DCDFF包括两个与或反相门AOI41、AOI42，每个与或反相门具有两个与输入和一个或非输入。
[0070] 复合逻辑与或反相门具有拥有
开关延迟的单个逻辑层的优点。
[0071] 两个与或反相门AOI41、AOI42在第一与输入处接收存在于触发器的时钟输入Clk处的时钟信号。
[0072] 每个与或反相门AOI41、AOI42的第二与输入分别接收存在于触发器的输入Din处的数据信号和由反相器I46反相的这个数据信号。
[0073] 与或反相门AOI41的输出/DataO连接到另一与或反相门AOI42的或非输入，并且这个另一与或反相门AOI42的输出DataO连接到与或反相门AOI41的或非输入。
[0074] 因此，两个输出DataO和/DataO分别通过在时钟信号处于高电平时跟随其转换并且通过在时钟信号处于低电平时保持先前的信号来传送施加在输入Din处的逻辑信号和这个信号的倒置。
[0075] 在上面关于图2描述的缓冲器级设备DIS的上下文中，第一时钟信号CLKAC被提供给第一触发器ACDFF的输入Clk，并且第二时钟信号CLKDC被提供给第二触发器DCDFF的输入Clk，数据DAT被提供给两个触发器的输入Din，并且输出/DataO、DataO分别连接到第一缓冲器模块ACBUF和第二缓冲器模块DCBUF的输入/Data、Data。
[0076] 图5示出了第一缓冲器模块ACBUF和第二缓冲器模块DCBUF中的任一个的示例性实施例。
[0077] 第一缓冲器模块ACBUF包括第一上拉PMOS晶体管ACMP和第一下拉NMOS晶体管ACMN，第一上拉PMOS晶体管ACMP的源极耦合到高电平参考电压源VDD并且其漏极耦合到缓冲器模块的输出Out，第一下拉NMOS晶体管ACMN的源极耦合到低电平参考电压源VSS并且其漏极耦合到缓冲器模块的输出Out。
[0078] 第一缓冲器模块ACBUF的输出Out用于耦合到缓冲器级设备DIS的数据输出SD。
[0079] 此外，第一上拉晶体管ACMP和第一下拉晶体管ACMN每个在导通状态下具有低于例如为40欧姆的低参考的阻抗。
[0080] 具体地，在SPI电路的示例中，如果数据在时钟信号的下降沿传输并且在时钟信号的上升沿由接收器锁存，则在100MHz的通信要求数据信号在电容为30pF的总线上最迟在下降沿之后5ns已经达到有效电平。考虑到逻辑电路的内部延迟，最
大数据转换周期大约为2ns。这对应于导通状态下的第一上拉ACMP晶体管和第一下拉ACMN晶体管的40欧姆量级的最大阻抗。
[0081] 第一缓冲器模块ACBUF因此在其输出Out处传送“强”信号并且具有非常快的切换时间。
[0082] 第二缓冲器模块DCBUF包括第二上拉PMOS晶体管DCMP和第二下拉NMOS晶体管DCMN，第二上拉PMOS晶体管DCMP的源极耦合到高电平参考电压源VDD并且其漏极耦合到缓冲器模块的输出Out，第二下拉NMOS晶体管DCMN的源极耦合到低电平参考电压源VSS并且其漏极耦合到缓冲器模块的输出Out。
[0083] 第二缓冲器模块DCBUF的输出Out也用于耦合到缓冲器级设备DIS的数据输出SD。
[0084] 此外，第二上拉晶体管DCMP和第二下拉晶体管DCMN每个在导通状态下具有高于例如为1000欧姆的高参考的阻抗。
[0085] 具体地，对于100μA的负载，典型的约束是在Vdd为-0.2V时的最小高电平值和在Vss为+0.2V时的最大低电平值(其中Vdd是高电平参考电压值并且Vss是低电平参考电压值)。这为导通状态的第二上拉DCMP晶体管和第二下拉DCMN晶体管提供了大约2000欧姆的最大阻抗。
[0086] 因此可以确定第二晶体管的尺寸，使得它们在导通状态下具有尽可能高且低于2000欧姆(例如，高于1000欧姆)的阻抗。
[0087] 第二缓冲器模块DCBUF因此在其输出Out处传送“弱”信号并且具有较长的切换时间，但是允许小电流流到输出SD。
[0088] 缓冲器模块ACBUF、DCBUF中的每一个包括具有相同架构的控制逻辑电路CTLG，其中反相器I51、I52提供适合于控制相应的上拉晶体管ACMP至DCMP和下拉晶体管ACMN至DCMN的栅极电压。
[0089] 控制逻辑电路CTLG包括三输入与非门NE50，其在输入Lz1处接收激活信号，在输入Lz2处接收触发信号，以及在输入/Data处接收数据信号。门NE50的输出连接到反相器I52的输入。
[0090] 三输入或非门NO50本身在输入/Lz1处接收激活信号的倒置，在输入Lz2处接收由反相器I50反相的触发信号，以及在输入/Data处接收数据信号。门NO50的输出连接到反相器I51的输入。
[0091] 当激活信号ON在Lz1处于高电平(并且其倒置/ON在/Lz1处于低电平)，并且触发信号LZ_AC至LZ_DC在Lz2处于高电平时，缓冲器模块ACBUF至DCBUF因此传送表示输入/Data处的信号的倒置逻辑值的高VDD或低VSS参考电压(也就是说，在关于图2描述的设备的上下文中，加载到触发器中的信号DAT的逻辑值，其倒置被传输到输入/Data)。
[0092] 图6示出了先前关于图2至图5描述的缓冲器级设备DIS的各种信号的时序图，例如，在SPI总线上的数据通信的上下文中。
[0093] 时钟信号CLK在输入ECL处被接收并且对缓冲器级设备DIS的操作的执行进行钟控。
[0094] 时钟周期CCL包括第一边沿F1(在这种情况下是下降沿)(之后是第一时钟极性(在这种情况下是低电平))以及第二边沿F2(在这种情况下是上升沿)(之后是第二时钟极性(在这种情况下是高电平))。
[0095] 第一时钟信号CLKAC和第二时钟信号CLKDC分别与时钟信号CLK同相和反相。
[0096] 数据DAT与时钟周期CCL同步地被传输到数据输入ED，但是具有时间移位。数据DATi因此在第一时钟信号CLKAC的下降沿之前被传输到第一触发器ACDFF的输入Din。
[0097] 结果，第一触发器提前时间TAC被加载，这个时间TAC比在触发器中包含的逻辑门中建立稳定所需要的时间更长。
[0098] 因此，第一触发器在周期CCL的下降沿F1之前向其输出/DataO传送这个数据DATi的倒置逻辑值。
[0099] 结果，一旦第一触发信号LZ_AC变为高电平，第一缓冲器模块ACBUF“准备好”向数据输出SD传输数据DATi的逻辑信号。
[0100] 在第一缓冲器模块ACBUF中，当第一触发信号LZ_AC处于低电平时，第一上拉ACMP晶体管和第一下拉ACMN晶体管关断，并且输入/Data预先携带数据信号。
[0101] 时钟信号CLK的下降沿F1引起第一触发信号LZ_AC从低电平转换为高电平，在先前关于图3描述的架构的示例中，这个转换引起由于门NE31的切换而引起的单个逻辑层的延迟。
[0102] 第一触发信号LZ_AC从其上升沿触发控制逻辑电路CTLG，以与输入/Data处的逻辑值相关地控制第一上拉ACMP晶体管或第一下拉ACMN晶体管中的任一个的导通。
[0103] 假定预先将数据施加到输入/Data，则在控制时不可能发生上拉ACMP晶体管和下拉ACMN晶体管之间的任何内部冲突(也就是说，它们不可能同时处于导通状态)。
[0104] 因此，第一缓冲器模块ACBUF的传输延迟源自两个逻辑层NE50和I52，或者最多源自三个逻辑层I50、NO50和I51。
[0105] 结果，数据DATi到数据输出SD的传输仅从时钟信号CLK的下降沿F1延迟最多仅四个逻辑层。
[0106] 此外，由于上拉ACMP晶体管和下拉ACMN晶体管被定尺寸为在导通状态下具有比例如在SPI总线的上下文中的40欧姆的低参考更低的阻抗，所以它们的切换非常迅速，使得数据到数据输出SD的传输速度更快。
[0107] 第一缓冲器模块ACBUF因此在高电平期间在时钟周期CCL的前半部分10期间向输出SD传送数据DATi，直到第一触发信号LZ_AC变为与时钟信号CLK的上升沿F2相对应的低电平。
[0108] 同样，数据DATi在第二时钟信号CLKDC的下降沿之前被传输到第二触发器DCDFF的输入Din。
[0109] 结果，第二触发器DCDFF提前时间TDC被加载，这个时间TDC比在触发器中包含的逻辑门中稳定所需要的时间更长。
[0110] 因此，第二触发器在周期CCL的上升沿F2之前向其输出/DataO传送这个数据DATi的倒置逻辑值。
[0111] 结果，一旦第二触发信号LZ_DC变为高电平，第二缓冲器模块DCBUF“准备好”向输出SD传输数据DATi的逻辑信号。
[0112] 在第二缓冲器模块DCBUF中，当第二触发信号LZ_DC处于低电平时，第二上拉ACMP晶体管和第二下拉ACMN晶体管关断，并且输入/Data预先携带数据信号。
[0113] 时钟信号CLK的上升沿F2引起第二触发信号LZ_DC从低电平转换为高电平，在先前关于图3描述的架构的示例中，这个转换引起由于两个门I31和NE32的切换而引起的两个逻辑层的延迟。
[0114] 第二高电平触发信号LZ_DC触发控制逻辑电路CTLG，以与输入/Data处的逻辑值相关地控制第二上拉DCMP晶体管或第二下拉DCMN晶体管中的任一个的导通。
[0115] 假定预先将数据施加到输入/Data，则在控制时不可能发生上拉DCMP晶体管和下拉DCMN晶体管之间的任何内部冲突(也就是说，它们同时处于导通状态)。
[0116] 此外，在第二触发信号LZ_DC变为高电平的条件下，时钟信号CLK的上升沿F2引起第一触发信号LZ_AC从高电平转换为低电平。结果，在先前关于图3描述的架构的示例中，第一触发信号LZ_AC从高电平到低电平的转换引起由于三个门I31、NE32和NE31的切换而引起的三个逻辑层的延迟。
[0117] 因此，在重叠的片刻30期间，第一触发信号LZ_AC和第二触发信号LZ_DC共同处于高电平，并且相应的缓冲器模块ACBUF和DCBUF共同地向输出SD传送数据。
[0118] 由于第二缓冲器模块DCBUF传送与第一缓冲器模块ACBUF相同的数据DATi，所以这种重叠不会生成冲突。
[0119] 第二缓冲器模块DCBUF然后在时钟周期CCL的后半部分20期间传送数据DATi，直到第二触发信号LZ_DC变为与时钟信号CLK的接着的下降沿F3相对应的低电平。
[0120] 时钟信号CLK的接着的下降沿F3引起第一触发信号LZ_AC从低电平转换为高电平，在先前关于图3描述的架构的示例中，这个转换引起由于门NE31的切换而引起的单个逻辑层的延迟。
[0121] 然而，在第一触发信号LZ_AC变为高电平的条件下，时钟信号CLK的接着的下降沿F3引起第二触发信号LZ_DC从高电平转换为低电平。结果，在先前关于图3描述的架构的示例中，第二触发信号LZ_DC从高电平到低电平的转换引起由于三个门NE31、I31和NE32的切换而引起的三个逻辑层的延迟。
[0122] 结果，在重叠的片刻40期间，第一触发信号LZ_AC和第二触发信号LZ_DC共同处于高电平，并且相应的缓冲器模块ACBUF和DCBUF共同地向输出SD传送数据。
[0123] 相反，由于这个片刻40对应于新数据DATi+1的传输，因此输出SD处的逻辑值的转换可能在这个片刻发生，由此导致第一缓冲器模块ACBUF和第二缓冲器模块DCBUF的两个相应参考电压端子VDD、VSS之间的电气冲突。
[0124] 由于第一缓冲器模块ACBUF的第一晶体管ACMP、ACMN的导通状态阻抗远低于第二缓冲器模块DCBUF的第二晶体管DCMP、DCMN的导通状态阻抗，所以由第一缓冲器模块ACBUF传输的新数据DATi+1将被强加于数据输出SD处的旧数据DATi上。
[0125] 此外，由于第二缓冲器模块DCBUF的第二晶体管DCMP、DCMN的导通状态阻抗高，所以在这个冲突片刻40期间流过的电流(Iconflict)是适度的，通常远低于在输出处的电压(Vbus)切换时同时发生的电容电流峰值I：I＝Cbus*d/dt(Vbus)>>Iconflict，其中Cbus是输出ES处的电容。
[0126] 图7示出了系统SYS，其包括关于图2描述的类型的缓冲器级设备DIS、电可擦除和可编程
只读存储器(EEPROM)存储器平面PM以及能够对存储在存储器平面PM中的数据执行读取操作的读取电路MRD。
[0127] 读取电路MRD向缓冲器级设备DIS的数据输入ED传送例如在存储器平面PM中读取的数据。
[0128] 缓冲器级设备DIS在时钟输入ECL处接收时钟信号CLK，并且与时钟信号CLK同步地向数据输出SD传送由读取电路MRD提供的数据。
[0129] 在这个示例中，缓冲器级设备DIS的数据输出SD和时钟输入ECL属于SPI总线BUS。
[0130] 此外，这个系统SYS可以属于电子设备APP，例如移动电话或助听器。
[0131] 缓冲器级设备DIS可以被集成到用于根据与其操作相容的协议以优化方式来传输数据的任何种类的设备或系统中，诸如以上特别地关于图6描述。
[0132] 总而言之，前述类型的缓冲器级设备有利地利用了这样的事实，涉及输出处的数据的转换和输出处的数据的保持的情况具有不同的要求。
[0133] 因此，取决于数据传输的瞬态或稳态，设备不使用相同的晶体管来生成表示数据的信号。
[0134] 所谓的“强”输出缓冲器在瞬态阶段中被使用以实现快速存取时间。当需要传送新数据时，它从下降时钟沿开始有效，直到接收器加载这些数据时的下一时钟沿。
[0135] 另一所谓的“弱”输出缓冲器在稳态中被使用，并且可以限制电流消耗。当数据由接收器加载时，它从上升时钟沿开始有效，直到传输新数据时的接着的下降时钟沿。
[0136] 由于逻辑门的功耗很低，产生两个单独的缓冲器模块不会显著增加功耗，但是可以防止电源电压源与参考电压源之间的高短路电流消耗。
[0137] 在速度方面，传输时间取决于控制逻辑电路。
[0138] 具体地，D型触发器的传播延迟不影响传输，因为离开触发器的数据在下降时钟沿之前被传输到输出缓冲器的控制逻辑。
[0139] 因此，与具有传统设计的输出缓冲器级相比，所述缓冲器级设备具有更快和使用更少功率的优点。
[0140] 此外，本发明不限于这些实施例，而是包括其所有变型。例如，已通过举例给出了下降沿触发，并且本发明可以适用于上升沿触发。
