1.一种方法，包括：
根据预定义的分割规则集，将集成电路芯片划分为多个设计单元分区；
配置沟道互连层，其具有被设置在分区之间的沟道化互连线，以形成被包含在所述多个设计单元分区内的无沟道互连层；以及
在所述多个设计单元分区中的至少一个设计单元分区中形成缓冲器电路。
2.根据权利要求1所述的方法，其中所述配置包括：
将所述沟道化互连线布线穿过相邻的分区；以及
布线所述集成电路芯片的多个沟道化多扇出互连线。
3.根据权利要求1所述的方法，还包括：
为所述集成电路芯片分配时钟缓冲区，所述时钟缓冲区与所述多个设计单元分区中的第一分区内的时钟源相邻；
定义所述第一分区的一个或多个输入/输出端口处的输入/输出条件；
确定待应用于所述集成电路芯片的不同部件的时钟信号的时钟延迟的数目；以及在所述时钟缓冲区中形成时钟缓冲器，以提供所确定的数目的时钟延迟。
4.一种方法，包括：
选择包括微电子部件的多个设计单元；
将所述多个设计单元分配给分区；
构造所述分区，以减少将所述分区彼此电耦合的总线线路的数目；
消除多扇出连接；
产生包括无沟道互连网络的平面图，所述无沟道互连网络包括在所述分区的边界处彼此邻接的电连接；
根据所述平面图布置所述分区；
执行放置并旋转工艺；
执行系统时序分析；
执行时钟平衡程序；
基于所述系统时序分析，所述时钟平衡程序包括基于所述无信道互连网络的拓扑而将时钟缓冲器插入所述分区；以及
在至少一个所述分区中形成缓冲器电路。
5.根据权利要求4所述的方法，其中，消除所述多扇出连接包括：用一对一连接替换所述多扇出连接。
6.根据权利要求4所述的方法，其中，所述时钟平衡程序包括插入抽头延迟。
7.根据权利要求4所述的方法，其中，所述分区包括时钟发生器和时钟缓冲器。
8.根据权利要求4所述的方法，还包括：
根据规则表中编码的规范来执行馈通程序。
9.一种方法，包括：
形成具有多个分区的无沟道集成半导体电路裸片，形成所述无沟道集成半导体电路裸片包括：
在衬底上形成多个金属化层；
在所述衬底中形成多个集成电路部件，所述多个集成电路部件中的每个集成电路部件占据所述多个分区中的不同分区；
在所述多个金属化层中的第一金属化层中形成互连总线，所述第一金属化层通过所述多个金属化层中的至少第二金属化层与所述衬底间隔开，所述互连总线将所述多个分区中的第一分区中的第一集成电路部件电耦合至所述多个分区中的第二分区中的第二集成电路部件，所述互连总线跨所述多个分区中的第三分区延伸；以及
在所述第三分区中形成缓冲器电路，所述缓冲器电路被电耦合至所述互连总线。
10.根据权利要求9所述的方法，其中，形成所述无沟道集成半导体电路裸片包括：
通过在所述多个金属化层中的至少一个金属化层中形成多个互连过孔和触点，将所述缓冲器电路电耦合至所述互连总线。
11.根据权利要求9所述的方法，其中，形成所述多个集成电路部件包括形成微处理器、图形处理器、数字信号处理器、存储器阵列、总线桥和外围逻辑块中的至少一个。
12.根据权利要求9所述的方法，其中形成所述缓冲器电路包括形成所述缓冲器电路以增加信号的信号强度。
13.根据权利要求9所述的方法，其中，形成所述无沟道集成半导体电路裸片包括：
形成时钟缓冲器电路以延迟数字时钟信号；以及
将所述时钟缓冲器电路电耦合至互连总线。
14.一种方法，包括：
形成包括第一分区、第二分区和第三分区的无沟道集成半导体电路裸片，所述第三分区位于所述第一分区和所述第二分区之间，形成所述无沟道集成半导体电路裸片包括：
在衬底中形成第一逻辑单元、第二逻辑单元和所述第三逻辑单元，所述第一逻辑单元、所述第二逻辑单元和所述第三逻辑单元分别位于所述第一分区、所述第二分区和所述第三分区中；
分别在所述第一分区、所述第二分区和所述第三分区中形成第一互连线、第二互连线和第三互连线，所述第三互连线直接邻接所述第一互连线和所述第二互连线，所述第一互连线、所述第二互连线和所述第三互连线将所述第一逻辑单元和所述第二逻辑单元彼此电耦合；以及
在所述第三分区中形成缓冲器电路，所述缓冲器电路电耦合至所述互连总线。
15.根据权利要求14所述的方法，其中，形成所述第一逻辑单元包括形成微处理器，并且形成所述第二逻辑单元包括形成用于所述微处理器的支持部件。
16.根据权利要求14所述的方法，其中，形成所述缓冲器电路包括：形成所述缓冲器电路以接收作为输入的具有数据值的低功率信号，并输出具有相同数据值的高功率信号。
17.根据权利要求14所述的方法，其中，形成所述无沟道集成半导体电路裸片还包括：
形成多个导电过孔，所述多个导电过孔从所述互连总线延伸到所述缓冲器电路。
18.根据权利要求14所述的方法，其中，形成所述缓冲器电路包括：将所述缓冲器电路与所述第三逻辑单元的电路电隔离。
19.根据权利要求14所述的方法，其中，形成所述第三互连线包括：形成所述第三互连线以穿过所述第三逻辑单元。
20.根据权利要求14所述的方法，其中形成所述第一互连线、所述第二互连线和所述第三互连线包括：将所述第一互连线、所述第二互连线和所述第三互连线与所述衬底间隔开多个导电层。
21.一种方法，包括：
通过以下方式形成无沟道集成半导体芯片：
在衬底上形成第一多个导电层；
从第一多个导电层形成第一多个互连、第二多个互连和第三多个互连；
在所述衬底中形成第一逻辑电路、第二逻辑电路和第三逻辑电路，所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路分别包括所述第一多个互连、所述第二多个互连和所述第三多个互连；
在所述第一多个导电层上形成第二多个导电层；
在所述第二多个导电层中的至少一个导电层中形成第一总线，所述第一总线将所述第一逻辑电路电耦合至所述第二逻辑电路，所述第一总线跨所述第三逻辑电路延伸；以及在所述衬底中形成缓冲器电路，所述缓冲器电路电耦合至所述第一总线，所述第一逻辑电路通过所述缓冲器电路与所述第二逻辑电路间隔开。
22.根据权利要求21所述的方法，其中，形成所述第一总线包括：将所述第一总线的第一部分电耦合至所述缓冲器电路，并且将所述第一总线的第二部分电耦合至所述缓冲器电路。
23.根据权利要求22所述的方法，其中，形成所述缓冲器电路包括：形成所述缓冲器电路，以放大从所述第一总线的所述第一部分到所述第二部分的信号。
24.根据权利要求22所述的方法，其中，形成所述缓冲器电路包括：在所述第三逻辑电路中形成所述缓冲器电路。
25.根据权利要求21所述的方法，其中形成所述第一多个互连，所述第二多个互连和所述第三多个互连包括：将所述第一多个互连，所述第二多个互连和所述第三多个互连彼此电隔离。
26.根据权利要求21所述的方法，其中，形成所述无沟道集成半导体裸片包括：在所述第二多个导电层中的至少一个导电层中形成第二总线，所述第二总线将所述第一逻辑电路电耦合至所述第三逻辑电路。
27.一种方法，包括：
形成具有多个区域的无沟道集成半导体裸片，所述多个区域中的每个区域具有直接邻接所述多个区域中的另一区域的边界的边界，形成所述无沟道集成半导体裸片包括：
在衬底上形成第一组金属层；
从第一组金属层形成多个内部互连线；
在所述第一组金属层上形成第二组金属层；
形成多个逻辑单元，所述多个逻辑单元中的每个逻辑单元在所述多个区域之一的边界内；
从所述第二组金属层形成多个互连总线；
形成所述多个互连总线中的每个互连总线，以将数据信号从所述多个逻辑单元中的第一逻辑单元传输到所述多个逻辑单元中的第二逻辑单元，所述多个互连总线中的第一互连总线延伸穿过所述多个逻辑单元中的第三互连总线和第四互连总线；以及通过将多个缓冲器电路中的第一缓冲器电路和第二缓冲器电路耦合至所述第一互连总线来形成所述多个缓冲器电路，所述多个缓冲器电路中的第一缓冲器电路与所述多个逻辑单元中的第三逻辑单元在同一边界内，所述多个缓冲器电路中的第二缓冲器电路与所述逻辑单元中的第四逻辑单元在同一边界内。
28.根据权利要求27所述的方法，其中，形成所述多个互连总线包括：通过所述多个逻辑单元中的所述第三逻辑单元和所述第四逻辑单元，将所述多个逻辑单元中的所述第一逻辑单元与所述多个逻辑单元中的所述第二逻辑单元间隔开。
29.根据权利要求28所述的方法，其中所述多个互连线中的每个互连线在相应的逻辑单元的边界内。
30.一种方法，包括：
通过以下方式形成无沟道集成半导体芯片：
在衬底上形成第一多个金属层；
从所述第一多个金属层形成第一多个互连线；
从所述第一多个金属层形成第二多个互连线；
在所述衬底的第一区域内形成具有多个晶体管和无源电路部件的第一逻辑单元，所述第一逻辑单元包括所述第一多个互连线；
在所述衬底的第二区域内形成具有多个晶体管和无源电路部件的第二逻辑单元，所述第二逻辑单元包括所述第二多个互连线；
在所述衬底的第三区域内形成具有多个晶体管和无源电路部件的第三逻辑单元；
在所述第一多个金属层上形成第二多个金属层；
在所述第二多个金属层中的金属层中形成第一总线，所述第一总线从第一逻辑单元延伸，跨所述第三逻辑单元，并且延伸至所述第二逻辑单元；以及
在所述衬底中形成缓冲器电路，所述缓冲器电路电耦合至所述第一总线。
31.根据权利要求30所述的方法，其中，形成所述第一总线包括：将所述第一总线电耦合至所述第一多个互连线和所述第二多个互连线。
32.根据权利要求31所述的方法，其中，形成所述无沟道集成半导体裸片包括：从所述第一多个金属层形成第三多个互连线，所述第三逻辑单元包括所述第三多个互连线。
33.根据权利要求32所述的方法，其中，形成所述第一总线包括：将所述第一总线与所述第三多个互连线电隔离。
34.根据权利要求32所述的方法，其中，所述第一总线穿过所述第三多个互连线和所述第三区域。
35.根据权利要求30所述的方法，其中，所述第一区域、所述第二区域和所述第三区域具有不重叠的边界。
36.根据权利要求30所述的方法，其中，形成所述无沟道集成半导体裸片包括：将所述第一多个互连线与所述第二多个互连线电隔离。
37.一种装置，包括：
无沟道集成半导体电路芯片，包括：
半导体衬底；
多个分区；
在所述衬底上的多个金属化层；
多个集成电路部件，具有被形成在所述半导体衬底中的晶体管，所述多个集成电路部件中的每个集成电路部件占据所述多个分区中的每个不同的分区；
互连总线，电连接在所述多个分区中的第一分区中的第一集成电路部件和所述多个分区的第二分区中的第二集成电路部件之间，所述互连总线跨所述多个分区的第三分区和第四分区延伸，所述互连总线由所述多个金属化层中的至少第一层形成，所述第一层通过所述多个金属化层中的至少第二层与所述衬底隔开；
电耦合至互连总线的第一缓冲器电路和第二缓冲器电路，所述第一缓冲器电路和所述第二缓冲器电路分别位于所述第三分区和所述第四分区中；以及
多个互连过孔和触点，将所述第一缓冲器电路和所述第二缓冲器电路电耦合至所述互连总线。
38.根据权利要求37所述的设备，其中，所述多个集成电路部件包括微处理器、图形处理器、数字信号处理器、存储器阵列、总线桥和外围逻辑块中的一个或多个。
39.根据权利要求37所述的装置，其中，所述第一缓冲器电路在操作中接收具有数据值的低强度信号，所述数据值从所述第一分区中的所述第一集成电路部件传输到所述第二分区中的所述第二集成电路部件，所述第一缓冲器电路在操作中输出具有所述数据值的高强度信号。
40.根据权利要求37所述的装置，还包括耦合至所述互连总线的时钟缓冲器电路，所述时钟缓冲器电路在操作中接收具有输入电压电平的数字时钟信号，并输出具有基本上等于所述输入电压电平的输出电压电平的延迟时钟信号。
41.一种电子设备，包括：
无沟道集成半导体电路芯片，包括：
半导体衬底；
第一分区、第二分区和第三分区，所述第三分区位于所述第一分区和所述第二分区之间；
第一逻辑单元、第二逻辑单元和第三逻辑单元，具有形成在半导体衬底中的晶体管，所述第一逻辑单元、所述第二逻辑单元和所述第三逻辑单元分别位于所述第一分区、所述第二分区和所述第三分区中；
互连总线，电连接在所述第一逻辑单元和所述第二逻辑单元之间，所述互连总线穿过所述第三逻辑单元，所述互连总线包括：
分别位于所述第一分区、所述第二分区和所述第三分区中的第一互连线、第二互连线和第三互连线，所述第三互连线直接邻接所述第一互连线和所述第二互连线；以及缓冲器电路，电连接至所述互连总线并且位于所述第三分区中。
42.根据权利要求41所述的电子设备，其中，所述第一逻辑单元是微处理器，并且所述第二逻辑单元是用于该微处理器的支持部件。
43.根据权利要求41所述的电子设备，其中，所述无沟道集成半导体电路裸片还包括：
第四分区；以及
第四逻辑单元，具有形成在所述半导体衬底中的晶体管，所述第四逻辑单元位于所述第四分区中，所述第三分区和所述第四分区位于所述第一分区和所述第二分区之间。
44.根据权利要求41所述的电子设备，其中，所述缓冲器电路接收作为输入的、具有从所述第一逻辑单元发送到所述第二逻辑单元的数据值的低功率信号，并且所述缓冲器电路输出具有相同数据值的高功率信号。
45.根据权利要求41所述的电子设备，还包括多个导电过孔，所述多个导电过孔从所述互连总线延伸至所述缓冲器电路。
46.根据权利要求41所述的电子设备，其中，所述缓冲器电路与在所述第三逻辑单元中形成的电路物理隔离。
47.一种无沟道集成半导体电路芯片，包括：
第一分区、第二分区和第三分区，所述第三分区位于所述第一分区和所述第二分区之间，所述第三分区的边界直接邻接所述第一分区和所述第二分区的边界；
衬底；
第一逻辑单元、第二逻辑单元和第三逻辑单元分别位于所述第一分区、所述第二分区和所述第三分区中，所述第一逻辑单元、所述第二逻辑单元和所述第三逻辑单元包括被形成在所述衬底中的电子部件；
互连总线，其将所述第一逻辑单元和所述第二逻辑单元彼此电耦合，所述互连总线从所述第一分区延伸、跨所述第三分区、并且延伸至所述第二分区；所述缓冲器电路电耦合至所述互连总线，所述缓冲器电路在操作中放大在所述互连总线上传输的信号。
48.根据权利要求47所述的无沟道集成半导体电路裸片，其中所述互连总线通过多个导电层与所述衬底隔开。
49.一种装置，包括：
无沟道集成半导体芯片，包括：
具有多个区域的衬底，所述多个区域中的每个区域具有直接邻接所述多个区域中的另一区域的边界的边界；
在所述衬底上的第一组金属层；
在所述第一组金属层上的第二组金属层；
多个逻辑单元，每个逻辑单元形成在所述多个区域之一的边界内，所述多个逻辑单元中的每个逻辑单元具有由所述第一组金属层形成的第一多个内部互连线；
多个互连总线，每个互连总线形成在第二组金属层中，每个互连总线被配置为将数据信号从所述逻辑单元中的第一逻辑单元传输到所述逻辑单元中的第二逻辑单元，所述多个互连总线中的第一互连总线跨所述逻辑单元中第三逻辑单元和第四逻辑单元延伸；以及多个缓冲器电路，所述多个缓冲器电路中的第一缓冲器电路和第二缓冲器电路电耦合至所述第一互连总线，所述缓冲器电路中的所述第一缓冲器电路被形成在与所述逻辑单元中的所述第三逻辑单元相同的边界内，所述第二缓冲器电路被形成在与所述逻辑单元中的第四逻辑单元相同的边界内。
50.根据权利要求49所述的设备，其中，所述逻辑单元中的第一逻辑单元与所述逻辑单元中的第二逻辑单元通过所述逻辑单元中的所述第三逻辑单元和所述第四逻辑单元间隔开。
51.根据权利要求50所述的装置，其中所述第一多个互连线中的每个互连线被形成在相应的逻辑单元的边界内。
52.一种电子设备，包括：
无沟道集成半导体芯片，包括：
衬底；
在所述衬底上形成多个下金属层；
在所述多个下金属层上形成多个上金属层；
第一逻辑单元，具有形成在所述衬底的第一区域内的多个晶体管和无源电路部件，所述第一逻辑单元包括形成有所述多个下金属层的第一多个互连线；
第二逻辑单元，具有形成在所述衬底的第二区域内的多个晶体管和无源电路部件，所述第二逻辑单元包括形成有所述多个下金属层的第二多个互连线；
第三逻辑单元，具有形成在衬底的第三区域内的多个晶体管和无源电路部件；
第一总线，被形成在所述多个上金属层中距所述衬底最远的金属层中，所述第一总线从所述第一逻辑单元耦合至所述第二逻辑单元，所述第一总线跨所述第三逻辑单元；以及缓冲器电路，电耦合至所述第一总线。
53.根据权利要求52所述的电子设备，其中，所述第一总线耦合至所述第一逻辑单元中的所述第一多个互连线，所述第一总线耦合至所述第二逻辑单元中的所述第二多个互连线。
54.根据权利要求53所述的电子设备，其中，所述第三逻辑单元包括形成有所述多个下金属层的第三多个互连线。
55.根据权利要求54所述的电子设备，其中，所述第一总线不耦合至所述第三多个互连线。
56.根据权利要求55所述的电子设备，其中，所述第一总线穿过所述第三多个互连线和所述第三区域。
57.根据权利要求52所述的电子设备，其中，所述第一区域、所述第二区域和所述第三区域具有不重叠的边界。
58.根据权利要求52所述的电子设备，其中，所述第一多个互连线与所述第二多个互连线不同。
59.一种电子设备，包括：
无沟道集成半导体芯片，包括：
衬底；
在所述衬底上的第一多个导电层；
在所述衬底中的第一逻辑电路、第二逻辑电路和第三逻辑电路，所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路中的每个逻辑电路包括：由第一多个导电层形成的多个互连；第二多个导电层，通过所述第一多个导电层与所述衬底隔开，所述第二多个导电层包括：
第一总线，将所述第一逻辑电路电耦合至所述第二逻辑电路，所述第一总线跨所述第三逻辑电路延伸；以及
在所述衬底中的缓冲器电路，所述缓冲器电路电耦合至所述第一总线，所述第一逻辑电路通过所述缓冲器电路与第二逻辑电路间隔开。
60.根据权利要求59所述的电子设备，其中，所述第一总线包括电耦合至所述缓冲器电路的第一部分和电耦合至所述缓冲器电路的第二部分。
61.根据权利要求60所述的电子设备，其中，所述缓冲器电路在操作中放大从所述总线的所述第一部分传输到所述第二部分的信号。
62.根据权利要求60所述的电子设备，其中，所述缓冲器电路位于所述第三逻辑电路中。
63.根据权利要求59所述的电子设备，其中，所述第一逻辑单元、所述第二逻辑单元和所述第三逻辑单元中的每个逻辑单元的所述多个互连彼此电隔离。
64.根据权利要求59所述的电子设备，其中，所述第二多个导电层包括将所述第一逻辑电路电耦合至所述第三逻辑电路的第二总线。