【発明の詳細な説明】

【０００１】 関連する出願の相互参照本出願は本出願と同じ発明者による１９９５年４月１３
日に出願された米国特許０８／４２１１７３、”ＡＣＴ
ＩＶＥ ＰＩＸＥＬ ＳＥＮＳＯＲ ＩＮＴＥＧＲＡＴ
ＥＤ ＰＩＮＮＥＤ ＰＨＯＴＯＤＩＯＤＥ”に関連する。

【０００２】

【発明の属する技術分野】本出願は特に能動及び受動画素センサと称される固体光センサ及びイメージャーに関し、より詳細には改善された暗電流、青色量子効率、画像ラグ及びフィルファクタ特性を提供する画素内の光感応素子に関する。

【０００３】

【従来の技術】能動画素センサ（ＡＰＳ）は各画素が光感応手段及び画素の制御機能をなす幾つかの他の能動デバイスを含む固体イメージャーである。 受動画素センサ（ＰＰＳ）は光感応手段及びアドレストランジスタを有するが、能動部品を有さないイメージャーである。 最近の従来技術のデバイスはＡＰＳ、ＰＰＳデバイスを製造するために市販品に利用可能なＣＭＯＳ鋳造（ｆｏｕｎ
ｄａｒｙ）プロセスを用いることが集中的になされている。 ＣＭＯＳをＡＰＳ，ＰＰＳデバイスを製造するために用いることによりイメージャーとして同一チップに容易に信号処理及び制御回路を集積するという利点がえられる。 斯くして単一の半導体デバイス上にカメラを製造することが容易になされ、低コストの集積デジタル画像化デバイスが提供される。

【０００４】標準ＣＭＯＳプロセスを用いて典型的に製造されたＡＰＳ及びＰＰＳデバイスでは画素内の光検出器が光コンデンサ、（又は光ゲートと称される）、又はフォトダイオードのいずれかである。 光ゲート検出器は光感応領域を覆う典型的にはポリシリコンであるゲート材料による短い波長の光の吸収により青色量子効率が悪い。 それに加えて光ゲート検出器は好ましいフィルファクタを提供するよう二重のレベルのポリシリコンプロセスを必要とする（フィルファクタは光検出器である全体の画素領域の割合として定義される）。 二重のポリプロセスは典型的には用いられず、単一のレベルのポリシリコンプロセスに比べたときにより複雑であり、コストがかかる。 フォトダイオード検出器は高い暗電流と、減少された青色量子効率と画像ラグを有する。 高い暗電流は重度にドープされたｎ型領域の使用の属性であり、それは典型的にフォトダイオードとしてのＮＭＯＳのソースとドレインで使用される。 重度にドープされたインプラントを有するこれらのデバイスではインプラント損傷はＣＭＯＳプロセスのゴールが低い抵抗を有する非常に浅いソースとドレインを達成することである故に容易にアニーリングできない。 故にトランジスタゲート長は最小化され、トランジスタ速度は最大化される。 ＣＭＯＳソース及びドレインに対して低い暗電流を有することは臨界的ではない。 加えてシリコン−シリコン／二酸化物の境界状態はフォトダイオードの暗電流及び浅い光電子の再結合に貢献し、暗電流及び青色量子効率の劣化を更に増加する。

【０００５】画像ラグはゴースト画像アーティファクトを生ずる多くの従来のＣＭＯＳイメージャーに存在する現象である。 画像ラグはフォトダイオードに関連する大きな容量及び閾値以下（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ）
の電流によるリセットにより短い時間でフォトダイオードを完全にリセットするための不能から生ずる。 これは光電子をフォトダイオード内に残し、それは画像シーケンスの次のフレームに対応する信号電子として不適切に読み取られ、画像のゴーストを引き起こす。 上記のこれらの欠点は画質を多くのデジタル画像応用に対して不適切なものとする。

【０００６】ピン止めフォトダイオードＡＰＳ，ＰＰＳ
はＰ． Ｌｅｅ等による許可された米国特許第０８／４２
１１７３に開示されている。 この開示は上記光検出器の限界を克服する能動画素センサを示す。 しかしながらピン止めフォトダイオードＡＰＳ，ＰＰＳデバイスはフォトダイオードに基づくＡＰＳ，ＰＰＳデバイスより小さいフィルファクタを有し、これは全体での感度をより低くする。

【０００７】以下の説明から低い暗電流、高い青色量子効果、低い画像ラグ、高いフィルファクタを提供するＡ
ＰＳ，ＰＰＳ画素を提供するためにこの技術分野でのニーズがなお存在することは明白である。

【０００８】

【発明が解決しようとする課題】本発明の目的は部分的なピン止めフォトダイオードと称される新たなＡＰＳ及びＰＰＳ画素を提供することにより従来技術の上記問題を解決することにある。

【０００９】

【課題を解決するための手段】この画素はピン止め領域（ｐｉｎｎｅｄ ｒｅｇｉｏｎ）と、ピン止めされない領域（ｕｎｐｉｎｎｅｄ ｒｅｇｉｏｎ）、及びフォトダイオードをリセットする手段とからなる。 「部分的ピン止めフォトダイオード」という用語はダイオードの一部分のみがピン止め表面電位を有するということを指して用いられる。 光感応領域のかなりの部分がピン止め表面電位を有する故にこの画素は低暗電流、良好な青色量子効率、低画像ラグなどのピン止めフォトダイオード画素の利点を維持する。 加えてこの画素アーキテクチャーは転送ゲート及び浮遊拡散領域の除去により高いフィルファクタを有する。 ピン止めフォトダイオード画素は約２５％から３５％のフィルファクタを有する一方でピン止めフォトダイオード画素をレイアウトするために用いられたのと同じ設計規則を用いることが可能であり、部分的なピン止めフォトダイオードは約５０％から６０％
のフィルファクタを有する。 フィルファクタの増加のある部分は部分的なピン止めフォトダイオード画素に必要とされる相互接続の金属がより少ないためである。

【００１０】

【発明の実施の形態】本発明のこれらの及び他の特徴、
目的、利点は図を参照して好ましい実施例及び請求項の以下の詳細な説明により明確に理解されうる。 理解を容易にするために図に共通な同一の要素を示すために可能な場合には同一の符号が用いられる。

【００１１】フィルファクタ及び他の利点はフォトダイオードの一部分のみピン止め（ｐｉｎｎｉｎｇ）することにより作られたピン止めフォトダイオードに基づく能動画素センサ（ＡＰＳ，ＰＰＳ）で改善されることが見いだされた。 ピン止めフォトダイオードは多くの利点を有するが、従来のピン止めフォトダイオードは大きなフィルファクタを提供できなかった。

【００１２】図１を参照するに、このＡＡ'に沿った断面図であり従来技術のピン止めフォトダイオードＡＰＳ
画素５の問題の領域が示されている図２と関連するピン止めフォトダイオード１０を有する従来技術の能動画素５の平面図を示す。 画素５はピン止めフォトダイオード１０、転送ゲート１２、浮遊拡散１４、リセットゲート１６、リセットドレイン１８と共にｐ型基板２０に形成される。 ピン止めフォトダイオード１０はｐ型基板２０
の軽度にドープされたｎ型領域２２とｐ型ピン止め層２
４とからなる。 図１で画素５の領域の大きな部分が他の特徴により使用されており、ピン止めフォトダイオード１０に対しては残ってはいないことが明らかである。

【００１３】図１に示される画素はＬｅｅ等による許可された米国特許第０８／４２１１７３により開示され、
低い暗電流、良好な青色量子効率を有し、画像ラグがない。 低い暗電流はｎ型フォトダイオードインプラントの適切なドーズ及び物質を用いることにより達成され、それにより全てのインプラント損傷は残りのＣＭＯＳ製造プロセスの要求と適合するプロセス時間及び温度でアニーリング可能である。 加えて低い暗電流は面１９に、その電位を典型的には接地レベル又は０ボルトである基板の電位にピン止めｐ型層２４を設けることにより達成される。 これは境界状態の暗電流発生を抑制する。 暗電流抑制はノイズ電子発生レートを光電子発生レートのより小さい部分にすることにより光検出器の信号対ノイズ比を改善する。

【００１４】図１に示されるピン止めフォトダイオード画素のフィルファクタは光検出器である全画素領域の百分率で定義され、標準のフォトダイオード画素により典型的に提供されるより少ない。 これは転送ゲート１２、
浮遊拡散１４、関連する金属相互接続（図示せず）の追加による。 これらの構造を含むことは画像ラグをなくし、高変換利得デバイスを提供するが、これらの構造はそうでなければ光検出器として用いられる表面領域を占有する。 結果としてピン止めフォトダイオード画素のフィルファクタは標準のフォトダイオード画素に比べて半分であり、故にデバイスの感度に対しては潜在的に逆効果となる。

【００１５】本発明によるＡＰＳ画素は図３に示される。 図６は図３のＢＢ'に沿った断面である。 これらの図は本発明により達成されたフィルファクタの増加を示し、これは部分的なピン止めフォトダイオードアーキテクチャーにより提供される。 新たな画素３５は基板２０
に形成されたフォトダイオード３０からなる。 本発明で用いられる基板２０は上記の従来技術のピン止めフォトダイオードで用いられるのと同じ基板の型である。 しかしながら本発明の画素３５はピン止め領域４５とピン止めされない領域４５の両方を用い、この組合せは従来技術のピン止めフォトダイオードにより開示されていない。 ピン止め領域４４はその上面に形成されるｐ型ピン止め層３４と共にｎ型領域３２を形成するようｎ型インプラントにより形成される。 Ｎ型領域３７はピン止めされない領域４５内にあるようにリセットゲート１６とピン止め領域４４との間に形成される。 コンタクト４６はフォトダイオード３０から蓄積された電荷の除去をなすようｎ型領域４７の上面に形成される。 加えてリセットゲート１６、リセットドレイン１８はいかなる望ましくない電荷をもドレインし、画素３５のリセットをなすよう本発明の好ましい実施例で用いられる。 図示されていない垂直オーバーフロードレイン（ＶＯＤ）はまた画素３５をリセットするために用いられることは当業者には明白である。 この画素３５の平面図は図３に示され、ここで光感応領域の部分が比較的小さい領域がピン止めされない領域４５に割り当てられるようにピン止め領域４
４により取り囲まれる。 この画素３５は実質的には従来技術のピン止めフォトダイオード画素に対する利点を維持する。 これらの利点は低い暗電流、良好な青色量子効率を含む。 本発明の画素３５は転送ゲートを有さず、専用の浮遊拡散を持たない。 ピン止めされない領域４５の代わりに画素３５の表面に近い浮遊領域が存在する。 ピン止めされない領域４５は浮遊である故に従来技術の画素に示された浮遊拡散に類似の方法で機能する。

【００１６】図４を参照するに、これは図３に示されるのと類似の、より小さなピン止めされない領域４５を有するＡＰＳセンサであり、ピン止めされない領域４５のより小さい容量によりより小さな画像ラグの利点を有する。 しかしながら図３のＡＰＳセンサはピン止め領域４
４より小さな容量を有するより大きなピン止めされない領域４５により高い感度を有する。 これを以下に更に詳細に説明する。

【００１７】図５は全体が符号５０で示される本発明による受動画素センサの平面図である。 受動画素センサは画素内に信号増幅手段を含まず、その代わり典型的には受動素子を含むものを称する。 受動画素センサは典型的には光検出器及び光検出器を信号バスに接続するスイッチを有する。 ピン止めされない領域５５は受動素子のレジスタ；コンデンサ；又はスイッチとして用いられるトランジスタでありうる積分部分として機能しうる。 ピン止め領域５４とピン止めされない領域５５からなる部分的なピン止めフォトダイオードは受動素子に動作的に接続されたピン止めされない領域５５を有する光検出器として機能する。 選択ゲート５７は画素の選択用に設けられ、ドレイン５９はいかなる望ましくない蓄積された電荷をも除去する。

【００１８】図８は図７のＡＰＳに基づくＣＣ'に沿った従来技術のピン止めフォトダイオード１０の静電ポテンシャルのグラフを示す。 フォトダイオードの表面ポテンシャルのピン止めはピン止めフォトダイオード１０の静電ポテンシャルに表面で発生した光電子を引き寄せる電界を発生することによりまた青色量子効率を改善する。 これは図８に示される。 青色量子効率はまた境界状態の抑制を介して浅い光電子の再結合を減少することにより改善される。 画像ラグは転送ゲート１２の「オン」
ポテンシャルより浅い静電ポテンシャルで、完全に消耗されたピン止めフォトダイオード１０を提供することにより除去され、それにより光電子の全ては転送ゲート１
２をオンすることにより閾値以下のレジーム（ｒｅｇｉ
ｍｅ）に入来することなく浮遊拡散領域１４に転送される。

【００１９】フォトダイオードＡＰＳ、ＰＰＳデバイスの画像ラグを以下に説明する。 図９で標準フォトダイオードのＤＤ'に沿った静電ポテンシャルは図１１に示される。 ＡＰＳ，ＰＰＳデバイスではタイミング及び信号レベルの全てはＣＭＯＳ論理レベルと同じであることが望ましい（即ち０Ｖ及び５Ｖ、又は０Ｖ及び３．３
Ｖ）。 ダイオード信号を最大にするレベルでリセットドレイン電圧（Ｖｒｄ）が振動し、コンデンサを充電することがまた望ましい。 故にＶｒｄは典型的には供給電源（Ｖｄｄ）であるＣＭＯＳデバイスに対する最高のポテンシャルを印加することにより可能な限り深く保たれる。

【００２０】これらの所与の拘束（リセットゲートオン電圧及びＶｒｄがなおＣＭＯＳのＶｄｄに等しい電位にある）の故にリセットゲートの静電ポテンシャルをリセットドレインと同じだけ深くすることは不可能である。
これは図１１に示されている。 結果としてフォトダイオードがリセットドレインのレベルに完全にリセットされるために、残りの電子は閾値以下の電流により除去されなければならない。 フォトダイオードがリセットドレイン電位のレベルにより近くリセットされると、図１１に示されるΔＶは徐々に小さくなる。 閾値以下の電流がΔ
Ｖが小さくなると

【００２１】

【数１】

【００２２】に比例する故に閾値以下の電流は徐々に小さくなる。 フォトダイオードが短い時間で完全にリセットされないことは明らかである。 従って、前のフレームからの明るい画像が現在のフレームからの暗い画像と一致する場合には前のフレームで不完全にリセットされた残りの電荷は読み出され、現在の暗い領域に信号電荷として表され、斯くして「ゴースト」画像効果を生ずる。
これは多くの画像応用で好ましくないのものである。 この問題は空乏（ｄｅｐｌｅｔｉｏｎ）モードリセットゲートを用いること又はＶｒｄをより低い電圧に設定することにより克服されうる。 しかしながらこれはまた望ましくないより低い信号の振れ、コンデンサの充電を引き起こす。

【００２３】画像ラグは部分的なピン止めフォトダイオード画素で完全に除去されないがそれは標準のフォトダイオード画素により発生するより実質的に少ない。 図１
０に示されるようにこれはフォトダイオード画素に比べて部分的なピン止めフォトダイオード画素内のピン止めされない信号電荷蓄積領域に関係するより小さなコンデンサＣ _pppdによるものである。 この容量は、図９に示されたデバイスに比べて図１０に示されるデバイスに対してピン止めされない領域４５がより小さい故に、より小さい。 ピン止めされない領域４５で得られるソースインプラントは典型的にはより軽度にドープされたフォトダイオードインプラントより典型的には浅い。 この容量は半導体プロセスでよく知られている自己整列技術を用いることによりピン止めされない領域４５を可能な限り小さくすることにより部分的なピン止めフォトダイオード３０で最小化される。 これは図４に示される。 このピン止めされない領域４５の大きさは所望のラグ及び図１６
に示されるリニア領域のリニア感度範囲を提供するよう設計可能である。 同じリセットゲート電圧レベルが与えられたとき、標準のフォトダイオード画素と比べて部分的なピン止めフォトダイオード画素から光生成電子を除去するためにより少ない時間で済む。 故に部分的なピン止めフォトダイオードはより少ない画像ラグを有し、
（リセット動作後に光検出器に残った電子の数がより少ない）、より少ない時間でリセットされえ、より速い動作が可能となる。

【００２４】部分的ピン止めフォトダイオードに基づく画素アーキテクチャーは標準のフォトダイオードと同等なフィルファクタを有する。 所定のピン止めフォトダイオード画素をレイアウトするために用いられるのと同じ設計の規則では、部分的なピン止めフォトダイオードのフィルファクタはピン止めフォトダイオード画素より２
倍大きい。 これは転送ゲート及び浮遊拡散領域、及び関連する相互接続の除去によるものである。

【００２５】ピン止めフォトダイオードと比較した部分的なピン止めフォトダイオードのフィルファクタの利点はアンチブルーミング制御に関してみたときにより明白である。 ピン止め及び部分的ピン止めフォトダイオードの両方は過剰な光電子をドレインして除去するよう積分中に転送ゲート又はリセットゲートを適切にバイアスすることによりアンチブルーミングを提供しうる。 しかしながら光検出器の読み出し中に光検出器を飽和する極度に高い光のレベルに対するアンチブルーミング制御用の手段を提供するためにピン止めフォトダイオード画素は別のオーバーフロードレインを有さねばならない。 これはラテラルオーバーフロードレイン及びゲート、又は垂直オーバーフロードレイン構造のいずれかである。 ラテラルオーバーフロードレイン及びゲートはより多くの光検出器領域を消費する故に、更にフィルファクタを減少する。 垂直オーバーフロードレイン構造の実施は付加的なプロセス段階を必要とし、プロセスの複雑さとコストを増加する。

【００２６】部分的なピン止めフォトダイオード画素で、極度に高い光レベルに対するアンチブルーミング制御はオーバーフロードレインを加えることなく達成されうる。 リセットドレインは部分的なピン止めフォトダイオードに対してオーバーフロードレインとして機能する。 アンチブルーミングのレベルはリセットゲートの電位を適切に制御することにより制御されうる。 この場合にはリセットゲートに対して印加された２レベルのみの信号（例えばオンとオフ）を有することが望ましい場合には埋込チャンネルリセットゲートがゼロボルトより深い適切なレベルでリセットゲートのオフ電位を設定するよう用いられる。 あるいはアンチブルーミングのレベルが適切なリセットゲート電圧（オンとオフ電圧の間の中間のレベル）を印加することにより制御されうる。 これは表面チャンネル又は埋込チャンネルリセットゲートでなされる。 埋込チャンネルリセットゲートは画像ラグを除去する。

【００２７】フォトダイオード、ピン止めフォトダイオード、部分的なピン止めフォトダイオード画素３０でのアンチブルーミング制御に対するこの方法は光検出器の電荷容量を減少する利点を有する。 これはアンチブルーミング制御が光検出器とオーバーフローリセットドレイン１８との間の電子に対する静電ポテンシャル障壁を低くすることにより達成されるという事実による。 部分的なピン止めフォトダイオード画素３０は検出器の電荷容量を減少せずにアンチブルーミング制御を実施することが可能であるという利点を有する。 これは図１２から１
６に示されている。 アンチブルーミング保護のレベルは光検出器のリニア領域で最大信号に到達するために必要な光レベル（飽和信号又はＶｓａｔ）に比較したブルーミングを発生し得るために必要な光のレベル（ＡＰＳ，
ＰＰＳの場合には全体の光検出器を飽和するため）の比として典型的に決定されうる。 オーバーフローリセットドレイン１８が用いられる場合にはアンチブルーミング保護のレベルは光検出器とオーバーフローリセットドレイン１８との間の領域の抵抗により決定される。 部分的なピン止めフォトダイオード３０ではリセットゲートの静電ポテンシャルはゼロボルトのままであり、所望のＶ
ｓａｔを提供するためにピン止めされない領域４５の大きさを設計することによりアンチブルーミングを達成可能である。 光生成された電子の数がピン止めされない領域４５の容量と等しいかそれ以下である限りはそれらは全てピン止めされない領域４５にあり、図１３と１６に示されるリニア転送関数１を形成する。 電子の数がピン止めされない領域４５の容量を超えると、ピン止め領域４４は図１４に示されるように電子で飽和され始める。
ピン止め領域４４はピン止めされない領域４５より高い容量を有する故にこれは図１６に示される第二のリニア転送関数２を形成する。 これはピン止め領域４４の容量が過剰になり、電子がリセットゲート１６を越えてリセットドレイン１８に、又はダイオードから画素の他の領域へこぼれ始める（即ちブルーミングが発生し始める）
まで続く。 これは図１５、１６に示される。 アンチブルーミング制御のレベル、ＡＢＸ＝Ｂ／Ａが決定され、ピン止め及びピン止めされない領域の設計により設定される。 これはまた図１６に示される。 アンチブルーミング制御が光検出器とリセットドレインとの間の静電障壁を低下させずに達成されうることは明らかであり、斯くして電荷容量を犠牲にせずにアンチブルーミング制御を提供しうる。

【００２８】図１７は図６に示される部分的なピン止めフォトダイオードに基づく画素の断面図である。 図１８
は図１７の画素のベースリセットレベルを示す静電ポテンシャル図である。 図１９は図１７の画素の第一の選択的リセットレベルを示す静電ポテンシャル図である。 図２０は図１７の画素の第二の選択的リセットレベルを示す静電ポテンシャル図である。 図２１は画素出力信号対照明レベルを示す図である。 部分的なピン止めフォトダイオード３０はまた第二のリニア転送領域を用いることによりダイナミックレンジ圧縮を提供する。 これは画像の輝度の大きな範囲が存在し、場面の低照度及び高照度部分の両方に詳細が存在する場合に有用である。 この圧縮なしに、明るい領域の全ての詳細は飽和信号レベルでクリップされることにより失われる。 第二のリニア転送料域の開始の制御は２つの方法でなされうる。 第一の方法はピン止めされない領域４５の大きさと容量及びダイオードが接続されるトランジスタの大きさと容量（図６
を参照）の適切な設計によりなされる。 第二の方法はフォトダイオード３０が所望のレベルにリセットされるようにリセットゲート１６の信号を制御することによりなされる。 これらの２つの方法は一緒に用いられ得る。 これはリセットゲート１６により決定される種々のリセットレベルで図１７から２１に示される。 図２１は出力信号対照明レベルの間のリセットレベルを図解したものである。

【００２９】速いリセットレートを提供するためにはまたフォトダイオードのピン止め領域４４に存在するいかなる光電子をもピン止めされない領域４５に迅速に転送することを確実にする必要がある。 これをなす一つの方法はこれらをピン止めされない領域に追い込む電界を組み込むことである。 これは通常そうなっていない。 ピン止め領域の静電ポテンシャルは一定である。 電界は幾つかの方法で形成可能である。 一つの方法は図２３に示されるような階段効果を形成するためにオフセットされる別のｎ型又はｐ型インプラントを提供することである。
他の方法は静電ポテンシャルの二次元変調を引き起こすよう存在するｎフォトダイオードインプラント、ｐ型ピン止め層インプラント、又はいずれかの付加的なｎ又はｐ型インプラントをテーパ化することである。 これらの一つが図２４に示される。 他の方法は図２２から２５に示されるように類似の効果を得るためにフォトダイオードの能動領域をテーパ化することである。

【００３０】本発明は好ましい実施例を参照して説明されてきた。 しかしながら変形及び改善は本発明の範囲を離れることなく当業者には明らかである。

【００３１】

【発明の効果】従来技術の画素と比較して本発明の利点は高いフィルファクタ、高い感度、低い暗電流、良好な青色量子効果、低い画像ラグ、より効率的なブルーミング防止特性及びダイナミックレンジ圧縮である。

【図面の簡単な説明】

【図１】従来技術のピン止めフォトダイオードに基づく能動画素センサ（ＡＰＳ及びＰＰＳ）の平面図を示す。

【図２】図１のＡＡ'に沿った従来技術のＡＰＳ，ＰＰ
Ｓの断面図を示す。

【図３】本発明によるＡＰＳ，ＰＰＳセンサの平面図を示す。

【図４】より小さなピン止めされない領域を有する図３
に示されたのと類似なＡＰＳ，ＰＰＳセンサの平面図である。

【図５】本発明による受動画素センサの平面図を示す。

【図６】図３のＢＢ'に沿ったＡＰＳ，ＰＰＳの断面図を示す。

【図７】図２に示されるピン止めフォトダイオードに基づくの断面図を示す。

【図８】図７のＣＣ'に沿った従来技術のピン止めフォトダイオードの静電ポテンシャルを示す。

【図９】従来技術のフォトダイオードの断面図を示す。

【図１０】図６に示される部分的なピン止めフォトダイオードの断面図を示す。

【図１１】図９のＤＤ'に沿った従来技術のフォトダイオードの静電ポテンシャルを示す。

【図１２】図６に示される部分的なピン止めフォトダイオードに基づく画素の断面図を示す。

【図１３】図１２のリニア領域１の画素の動作を示す静電ポテンシャル図である。

【図１４】図１２のリニア領域２の画素の動作を示す静電ポテンシャル図である。

【図１５】図１２の画素のブルーミングを示す静電ポテンシャル図である。

【図１６】図１２の画素の出力電圧対照明レベルを示す図である。

【図１７】図６に示される部分的なピン止めフォトダイオードの断面図を示す。

【図１８】図１７の画素のベースリセットレベルを示す静電ポテンシャル図である。

【図１９】図１７の画素の第一の選択的リセットレベルを示す静電ポテンシャル図である。

【図２０】図１７の画素の第二の選択的リセットレベルを示す静電ポテンシャル図である。

【図２１】画素出力信号対照明レベルを示す図である。

【図２２】対応する静電ポテンシャルのグラフと共に図６に示される部分的なピン止めフォトダイオードの断面図を示す。

【図２３】階段効果を用いる速いリセットを助けるために作られた電界を示す対応する静電界を発生するよう複数のインプラントを有する部分的なピン止めフォトダイオードの断面図を示す。

【図２４】テーパ化されたインプラント又はテーパ能動領域を有する部分的なピン止めフォトダイオードの平面図を示す。

【図２５】階段効果を用いる速いリセットを助けるために作られた電界を示す対応する静電界を有する図２４の部分的なピン止めフォトダイオードの断面図を示す。

【符号の説明】 ５、３５ 画素 １０ ピン止めフォトダイオード １２ 転送ゲート １４ 浮遊拡散 １６ リセットゲート １８ リセットドレイン １９ 基板表面 ２０ 基板 ２２ 軽度にドープされたｎ型領域 ２４ ｐ型ピン止め層 ３０ フォトダイオード ３２ ｎ型インプラント ３４ ｐ型ピン止め層 ３７ ｎ型浮遊領域 ４４、５４ ピン止め領域 ４５、５５ ピン止めされない領域 ４６ コンタクト ５０ 受動画素センサ ５７ 選択ゲート ５９ ドレイン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール プー−カム リー アメリカ合衆国，ニューヨーク 14534, ピッツフォード，ヴァン・ビューレン・ロ ード ９