增加器件集成水平，或换句话说，增加支撑衬底上器件的密度， 是半导体器件应用的一个持续的目标。增加密度的方法可以包括减小 单个器件的尺寸，和/或增加器件的封装密度(即，减小相邻器件之间 的空隙量)。为了发展更高的集成水平，希望发展能用在半导体应用 中的新的器件构造，并发展制造半导体器件构造的新方法。
相对常用的半导体器件是存储器件，一个示例性存储器件是动态 随机存取存储器(DRAM)单元。DRAM单元包括晶体管和存储器器件， 典型的存储器器件是电容器。半导体器件的现代应用可以利用大量的 DRAM单元。因此希望发展适于用在DRAM结构中的新的半导体器件构 造，还希望发展制造DRAM结构的新方法。

一个方案中，本发明包括一种半导体结构的形成方法。提供半导 体衬底，所述衬底具有第一掺杂半导体区和第一掺杂区之上的第二掺 杂半导体区。第一和第二掺杂半导体区其中之一是p型区，另一个是n 型区。形成穿过第二掺杂半导体区并延伸到第一掺杂半导体的沟槽。 该沟槽的侧壁包括第一和第二掺杂半导体区。从沟槽的侧壁形成硅化 物。硅化物位于第二掺杂半导体区中，而不位于第一掺杂半导体区中。 在沟槽中形成电绝缘材料以覆盖该硅化物。该硅化物可以最后用作 DRAM阵列的位线，这种阵列的晶体管器件在覆盖硅化物的电绝缘材料 上形成。
一个方案中，本发明包括一种半导体存储器件的形成方法。提供 半导体衬底，这种衬底具有半导电材料的上表面。形成穿过上表面并 延伸到衬底内的沟槽。沿着沟槽的侧壁形成硅化物位线。在沟槽中淀 积第一电绝缘材料以覆盖位线。在位线上和第一电绝缘材料上形成图 形化的第二电绝缘材料。图形化的第二电绝缘材料具有穿过其延伸的 开口，以暴露一部分半导体材料上表面。在开口中由导电掺杂半导体 材料形成垂直延伸立柱。该立柱是掺杂的，以包括位于第二类型沟道 区垂直相对两侧的一对第一类型源极/漏极区。第一和第二类型之一是 p型，另一类型是n型。该对源极/漏极区是第一源极/漏极区和第二源 极/漏极区，第一源极/漏极区与位线电连接。在立柱周围形成栅极电 介质。使用导电字线材料代替至少一些第二电绝缘材料。导电字线材 料横向环绕立柱，并通过栅极电介质与立柱分开。形成与第二源极/漏 极区电连接的电荷存储器件，示例性电荷存储器件是电容器。该电容 器、源极/漏极区和沟道区可以一起结合在DRAM单元中。
一个方案中，本发明包括一种半导体构造。该构造包括第一掺杂 半导体区和第一掺杂区之上的第二掺杂半导体区。第一和第二掺杂半 导体区之一是p型区，另一个是n型区。隔离区完全延伸穿过第二掺 杂半导体区并部分进入到第一掺杂半导体区中。该隔离区是具有一对 相对侧壁的线。一个侧壁是第一侧壁，另一个是第二侧壁。第一硅化 物线沿着并直接靠着第一侧壁延伸，第一硅化物线与第二掺杂半导体 区直接物理接触，但不与第一掺杂半导体区直接物理接触。第二硅化 物线沿着并直接靠着第二侧壁延伸。和第一硅化物线一样，第二硅化 物线与第二掺杂半导体区直接物理接触，但不与第一掺杂半导体区直 接物理接触。特定方案中，第一和第二硅化物线可以用作存储器阵列 中的位线。
一个方案中，本发明包括一种半导体构造，该构造具有半导体衬 底、延伸到衬底的隔离区以及位于隔离区和衬底之间的包含硅化物的 位线。一对间隔开的字线位于位线和隔离区之上，其中一个字线是第 一字线，另一个是第二字线。电绝缘线位于间隔开的字线之间。导电 掺杂半导体材料的第一垂直延伸立柱从衬底的上表面向上延伸。该第 一垂直延伸立柱穿过第一字线延伸，并包括与一对第一源极/漏极区， 位于第二类型沟道区的垂直相对侧。第一和第二类型之一是p型，另 一类型是n型。该对源极/漏极区是第一源极/漏极区和第二源极/漏极 区，第一源极/漏极区与位线电连接。导电掺杂半导体材料的第二垂直 延伸立柱从衬底上表面向上延伸并穿过第二字线。该第二垂直延伸立 柱包括一对源极/漏极区，位于第二类型沟道区垂直相对侧。第二垂直 延伸立柱的该对源极/漏极区是第三源极/漏极区和第四源极/漏极 区，第三源极/漏极区与位线电连接。第一栅极电介质位于第一垂直延 伸立柱周围，第二栅极电介质位于第二垂直延伸立柱周围。第一和第 二栅极电介质分别将第一和第二垂直延伸立柱与第一和第二字线分 离。第一电荷存储器件与第二源极/漏极区电连接，第二电荷存储器件 与第四源极/漏极区电连接。特定方案中，第一和第二电荷存储器件可 以是电容器。
附图说明
下面参考附图描述本发明的优选实施例。
图1是半导体晶片构造的片断的示意性的三维视图，示出了根据 本发明的一个示例性方案，在多个位线上形成的多个垂直环栅晶体管 结构。
图2-4是本发明的示例性方案的初始处理阶段的半导体构造的片 断顶视图和一对剖面侧视图。图3和4的剖面侧视图分别沿着图2的 线3-3和4-4；图4的侧视图沿着图3的线4-4，图3的侧视图沿 着图4的线4-4。
图5-7分别是示出了在图2-4之后的处理阶段的图2-4的晶片 片断的视图。图6和图7分别是沿着图5的线6-6和7-7的视图。 图6是沿着图7的线6-6的视图，图7是沿着图6的线7-7的视图。
图8-10分别是示出了在图5-7之后的处理阶段的图2-4的片 断的视图。图9和图10分别是沿着图8的线9-9和10-10的视图。 图9是沿着图10的线9-9的视图，图10是沿着图9的线10-10的 视图。
图11-13分别是示出了在图8-10之后的处理阶段的图2-4的 片断的视图。图12和图13分别是沿着图11的线12-12和13-13的 视图。图12是沿着图13的线12-12的视图，图13是沿着图12的线 13-13的视图。
图14-16分别是示出了在图10-12之后的处理阶段的图2-4的 片断的视图。图15和图16分别是沿着图14的线15-15和16-16的 视图。图15是沿着图16线15-15的视图，图16是沿着图15的线16 -16的视图。
图17-19分别是示出了在图14-16之后的处理阶段的图2-4的 片断的视图。图18和图19分别是沿着图17的线18-18和19-19的 视图。图18是沿着图19的线18-18的视图，图19是沿着图18的线 19-19的视图。
图20-22分别是示出了在图17-19之后的处理阶段的图2-4的 片断的视图。图21和图22分别是沿着图20的线21-21和22-22的 视图。图21是沿着图22的线21-21的视图，图22是沿着图21的线 22-22的视图。
图23-25分别是示出了在图20-22之后的处理阶段的图2-4的 片断的视图。图24和图25分别是沿着图23的线24-24和25-25的 视图。图24是沿着图25的线24-24的视图，图25是沿着图24的线 25-25的视图。
图26-28分别是示出了在图23-25之后的处理阶段的图2-4的 片断的视图。图27和图28分别是沿着图26的线27-27和28-28的 视图。图27是沿着图28的线27-27的视图，图28是沿着图27的线 28-28的视图。
图29-31分别是示出了在图26-28之后的处理阶段的图2-4的 片断的视图。图30和图31分别是沿着图29的线30-30和31-31的 视图。图30是沿着图31的线30-30的视图，图31是沿着图30的线 31-31的视图。
图32是示出了本发明的示例性应用的计算机的示意图。
图33的框图示出了图32的计算机的主板的具体特征。
图34是根据本发明的示例性方案的电子系统的高级框图。
图35是根据本发明的一个方案的示例性存储器件的简化框图。

特定方案中，本发明包括动态随机存取存储器(DRAM)阵列，该 阵列包括掩埋的位线和在掩埋的位线上延伸的垂直环栅晶体管 (SGT)。参考图1示出了示例性构造10。
构造10包括基底12，该基底包括第一掺杂半导体区14和第一掺 杂半导体区之上的第二掺杂半导体区16。区域14和16可以包括适当 掺杂的单晶硅，或基本由适当掺杂的单晶硅组成，或由适当掺杂的单 晶硅组成。本发明的所示方案中，区域16包括n型掺杂半导体材料， 区域14包括p型掺杂半导体材料，但应当理解，本发明包括区域14 和16掺杂类型相反的其它方案(未示出)。
在下面的讨论中，区域14和16之一或两者都可以称为半导体衬 底。或者，术语“衬底”可以用于表示结构的组合，例如，区域14和 16的组合和/或具有区域14和16之一或二者的构造10的其它结构的 组合。为帮助解释下面的权利要求，术语“半导电衬底”或“半导体 衬底”定义成表示包括半导电材料的任何构造，包括，但不局限于诸 如半导电晶片(单独地或其上包括其它材料的组件)这样的体半导电 材料，以及半导电材料层(单独地或包括其它材料的组件)。术语“衬 底”指任何支撑结构，包括但不局限于上述半导电衬底。
示出了一对隔离区18和20，它们延伸穿过第二掺杂半导体区16 并进入第一掺杂半导体区14内。隔离区18和20包括一种或多种合适 的电绝缘材料，在特定方案中将包括二氧化硅，基本由二氧化硅组成， 或由二氧化硅组成。隔离区可以称为沟槽化隔离区，因为它们沿着半 导体材料14和16中的沟槽延伸。隔离区可以包括一种同质成分19(如 图所示)，或可以包括两层或更多层不同绝缘材料。
隔离区18和20彼此一般基本相同，术语“基本相同”表示隔离 区在用于形成所述区域的半导体制造工艺的容限内相同。隔离区20包 括一对侧壁22和24。隔离区18包括类似的侧壁，但没有标出。在下 面的讨论中，侧壁22和24可以分别称为第一侧壁和第二侧壁。第一 和第二侧壁都具有沿着第一掺杂区14的一部分和沿着第二掺杂区16 的另一部分。
多个位线26、28、30、32在第二掺杂区16中并沿着隔离区的侧 壁延伸。例如，示出了位线30和32分别沿着第一和第二侧壁22和24 延伸。在下面的讨论中。位线30和32可以分别称为第一位线和第二 位线。
在特定方案中，位线26、28、30和32包括金属硅化物，基本由 金属硅化物组成，或由金属硅化物组成。因此，位线可以称为包含硅 化物的位线。位线的金属硅化物可以选自包括例如硅化钴、硅化镍、 硅化钽、硅化钨、硅化钛及其混合物的组。
位线26、28、30和32沿着并直接靠着隔离区的侧壁延伸，还与 第二掺杂半导体区16直接物理接触。术语“直接靠着”和“直接物理 接触”用于表示特征相互接触。位线26、28、30和32不与第一掺杂 半导体区14直接物理接触。
电绝缘材料36在隔离区18和20上以及位线26、28、30和32上 延伸。层36的示例性高程厚度大约为500。电绝缘材料36可以包括 任意合适的材料，且在特定方案中，将包括二氧化硅，基本由二氧化 硅组成，或由二氧化硅组成。因此，绝缘材料36与隔离区18和20中 的绝缘材料19可以具有彼此相同的成分。一些方案中，可以认为隔离 区18和20仅包括在半导体区14和16中沟槽化的绝缘材料19，另一 些方案中，可以考虑隔离区包括材料19和36的组合。本发明的所示 方案中，如果考虑隔离区包括材料19和36的组合，则可以认为位线 26、28、30和32完全包含在隔离区和第二掺杂半导体区16之间。
一对间隔开的字线40和42位于绝缘材料36之上。字线40和42 的示例性高程厚度为约1000～约4000。字线在位线26、28、30 和32上以及隔离区18和20上延伸。可以将字线40和42分别称为第 一字线和第二字线。字线可以包括导电掺杂的硅，基本由导电掺杂的 硅组成或由导电掺杂的硅组成，且在特定方案中，将包括导电掺杂的 多晶和/或非晶硅，基本由导电掺杂的多晶和/或非晶硅组成或由导电 掺杂的多晶和/或非晶硅组成。然而应当理解，字线可以包括任何合适 的导电材料。一些方案中，字线将包括金属和/或金属化合物，单独地 包括这些材料，或者与导电掺杂的硅相结合。如果字线包括导电掺杂 的硅，则硅可以可以是p型的或者n型的，根据本发明的特定应用的 适用性选择导电类型。
示出了字线直接靠着绝缘材料36形成。因此，所示的本发明的方 案中，将沟槽化的材料19与字线40和42分开的惟一材料是电介质材 料36。
电绝缘线44在字线40和42之间延伸，并将字线彼此电学隔离。 线44在隔离区上和位线上延伸。
线44包括薄的下部46和厚的上部48。层46的示例性高程厚度约 为100，且部分48的示例性高程厚度为约1000～约4000，典 型值为约2500。本发明的特定方案中，下部46可以是高k电介质 材料。术语高k用于表示介电常数比二氧化硅大的材料。适用于部分 46的示例性高k材料是包括氧化铝和氧化铪其中之一或二者的材料。 线44可以描述为包括材料46和48二者。其它方案中，所述线可以认 为是由材料48组成而不包括材料46。在考虑所述线不包括材料46的 方案中，可以认为所述线通过电介质材料36和46与隔离区分离。
材料48可以是相对于材料46可以选择性蚀刻的材料，在材料46 由或基本由氧化铝和氧化铪之一和二者组成的方案中，示例性材料是 掺杂的或未掺杂的二氧化硅。例如，材料48可以包括二氧化硅或硼磷 硅酸盐玻璃(BPSG)，由或基本由二氧化硅或硼磷硅酸盐玻璃(BPSG) 组成。包含相对于材料46可选择性蚀刻的材料48的优点发生在构造 10的制造过程中，下面将参考图2-31，在讨论本发明的方法方案中 更为详细地讨论这种优点。
本发明的一些方案中，材料36是低k材料(术语“低k”用于表 示介电常数小于或等于二氧化硅的介电常数的材料)是有优势的，因 为材料36将字线40和42与位线26、28、30和32电学隔离。具体而 言，如果高k电介质材料用于材料36，则在字线和位线之间可能存在 寄生电容的问题。这样，一些方案中，高k材料46将直接靠着低k电 介质材料(具体而言，电介质材料36)。
垂直延伸立柱50、52、54和56向上延伸穿过第一和第二字线。 具体而言，立柱50和52向上延伸穿过第一字线40，立柱54和56向 上延伸穿过第二字线42。立柱包括导电掺杂半导体材料。例如，示出 了立柱52包括垂直夹在一对n型掺杂区之间的p型掺杂中心区。该p 型掺杂区可以对应于晶体管器件的沟道区，n型掺杂区可以对应于该器 件的源极/漏极区。立柱52的中间沟道区标记为58，源极/漏极区标记 为62和60。源极/漏极区60和62可分别称为第一和第二源极/漏极 区。尽管所示的沟道区和源极/漏极区的掺杂类型分别是p型和n型， 应当理解在本发明的其它方案(未示出)中掺杂类型可以相反。
一些方案中，基底12可以考虑为半导体衬底，该衬底具有对应于 第一掺杂区16的表面的上表面。这些方案中，垂直延伸立柱50、52、 54和56可以认为是从半导体衬底的上表面向上延伸。
为了下面讨论的目的，可以称立柱52为与第一字线40相关的第 一垂直延伸立柱，可以称立柱56为与字线42相关的第二垂直延伸立 柱。尽管图1的视图中立柱56的掺杂构造不可见，但垂直延伸立柱56 将包括如立柱52所示的相同的掺杂构造。
垂直延伸立柱52的半导体材料可以包括任意合适的材料，且在特 定方案中将包括单晶硅。在特定方案中，第一掺杂区16可以包括单晶 硅，且垂直延伸立柱可以通过从第一掺杂区16外延生长形成。这些方 案中，可以认为垂直延伸立柱包括第一掺杂区16的单晶半导体材料的 单晶延伸。
栅极电介质材料64在垂直延伸立柱周围延伸，并将垂直延伸立柱 与字线电学隔离。栅极电介质64可以包括任意合适的材料或材料的组 合。在特定方案中，栅极电介质64将包括二氧化硅，由或基本由二氧 化硅组成。
在图1中大致精确地示出了线48、垂直延伸立柱50、52、54和 56以及字线40和42的相对高度。具体而言，垂直延伸立柱将形成为 大约与线44等高，且字线40和42将延伸穿过第二源极/漏极区62的 下部区，但不延伸到垂直延伸立柱的顶部。一般地，字线(例如字线 40)将与上部源极/漏极区(例如，源极/漏极区62)交叠约200～ 约300，这样字线的最上表面将在垂直延伸立柱的最上表面下大约 200～约500。
每个垂直延伸立柱的下源极/漏极区(例如，源极/漏极区60)与 一对位线电连接(例如，位线28和30与立柱50的下源极/漏极区相 连；在图1中没有示出与源极/漏极区60相连的第二位线)。上部的 源极/漏极区(例如，区域62)将与合适的电荷存储器件相连，用于形 成DRAM构造。在所示实施例中，上部的源极/漏极区与电容器构造70、 72、74和76相连。电容器结构仅示意性示出，可以包括任意合适的构 造。
尽管在图1的示意图中没有示出，一般在字线40和42上以及垂 直延伸立柱的最上表面上形成一种或多种绝缘材料。然后形成穿过这 些绝缘材料形成开口以形成电容器，且将添加更多的绝缘层用于电学 隔离。字线40和42上以及垂直延伸立柱的暴露的表面上形成的合适 的电绝缘结构，是由四乙基原硅酸盐(TEOS)形成的二氧化硅的第一 层，以及例如包括BPSG的第二较厚的层。由TEOS形成的二氧化硅可 以防止源极/漏极区和二氧化硅之上形成的其它材料之间的杂质迁 移。
字线40和42可以考虑包括晶体管栅极结构，该栅极结构通过沟 道区门控地连接垂直延伸立柱的源极/漏极区。例如，可以认为字线40 包括栅极，该栅极通过沟道区58将源极/漏极区60和62彼此门控相 连。在特定方案中，认为晶体管栅极结构、电容器结构、源极/漏极区 以及沟道区构成DRAM单元。例如，可以认为电容器72以及扩散区58、 60和62，以及由字线40组成的晶体管栅极形成了DRAM单元。该DRAM 单元可以结合到DRAM阵列中，且这种阵列可以结合到电子装置中。
本发明的一些方案中，DRAM单元可以对应于4F2构造。本发明的 特定方案中，至少包括由字线(例如字线40)形成的晶体管栅极以及 被字线环绕的垂直延伸立柱的源极/漏极和沟道区的DRAM单元的部分 将对应于4F2构造。换句话说，至少排除电容器的DRAM单元的部分将 对应于4F2构造。电容器也可以包括在4F2构造中，或在其它方案中， 电容器的配置可以使得电容器不适合4F2构造。
尽管参考DRAM构造在图1中描述了本发明，应当理解本发明可以 应用到其它构造，例如，包括与显示应用、微机电系统(MEMS)矩阵 应用等相关的构造。
参考图2-31描述了形成图1的构造的示例性方法。在合适的地 方，与描述图1所使用的相似的编号将用于描述图2-31。
首先参图2-4，示出了半导体结构200的顶视图(图2)和一对 剖面图(图3和4)。构造200包括如上参考图1所述的第一掺杂半导 体区14和第二掺杂半导体区16。第二掺杂半导体材料16具有上表面 17。在上表面17上形成一对图形化的掩模材料202和204。例如材料 202和204可以分别包括二氧化硅和氮化硅。
图形化的材料202和204具有穿过其延伸的一对开口206和208， 示出适当处理之后的构造200，使开口206和208完全穿过第二掺杂 半导体区16并部分地进入第一掺杂半导体区14内。
开口206和208对应于沟槽。沟槽206和208分别具有侧壁210 和212，所述侧壁包括第一掺杂半导体区14的一部分和第二掺杂半导 体区16的一部分。
在沟槽206和208的底部形成电绝缘材料214。在所示构造中， 可以通过淀积在层204上和在沟槽中延伸的材料，并接着回蚀该材料， 留下如图所示的剩余材料214，形成电绝缘材料214。绝缘材料214可 以包括任意合适的材料或材料的组合。特定方案中，材料214将包括 二氧化硅，基本由二氧化硅组成，或由二氧化硅组成。电绝缘材料214 可以称为第一电绝缘材料，且其中具有材料214的沟槽可以称为部分 填充的沟槽。在示出的本发明的方案中，材料214位于部分填充的沟 槽中，在第一掺杂半导体区14的上部的高度之上。
接着参考图5-7，在层204上以及沟槽206和208中形成包含金 属的层216。图5中以虚线示出沟槽206和208以表示沟槽位于包含 金属的层216之下。包含金属的层可以包括任意合适的材料，在特定 方案中，将包括钴、镍、钽、钨和钛中的一种或多种，基本由钴、镍、 钽、钨和钛中的一种或多种组成，或由钴、镍、钽、钨和钛中的一种 或多种组成。包含金属的材料216沿着侧壁210和212形成，具体而 言，直接靠着这些侧壁的第二掺杂半导体材料16形成。
接着参考图8-10，与第二掺杂半导体区16相邻的包含金属的层 216的部分(图5-7)被转变成硅化物线26、28、30和32，且包含 金属的层的其它部分被去除。为简化附图，在图8的顶视图中没有示 出硅化物线。
通过在适当条件下使包含金属的层中的金属与区域16中的半导体 材料发生反应，该金属可以被转变成硅化物线。例如，如果包含金属 的层包含钴，钴可以与区域16中的硅在约800℃或更低的温度下反 应；如果包含金属的层包括镍，镍可以与层16中的硅在约700℃或更 低的温度下反应。使用钴或镍形成硅化物是有优势的，因为，可以在 相对低的温度形成硅化物，这可以避免对与晶片支撑区14和16相关 的其它电路(未示出)的有害影响。
尽管使用可以在相对低的温度下形成硅化物的金属是有优势的， 应当理解，其它金属也可以用于形成硅化物。例如，硅化物可以由钽 或钨形成。本发明的一些方案中，如果硅化物线包括能够承受后续处 理步骤中使用高温(例如外延生长硅所用的温度)的硅化物，则是有 优势的。在这些方案中，如果硅化物包括硅化钨和硅化钽之一或二者， 基本由硅化钨和硅化钽之一或二者组成，或由硅化钨和硅化钽之一或 二者组成，则是有优势的。
硅化物线26、28、30和32可以称为自对准硅化物(salicide)线 (自对准硅化物)，因为所述线相对于沟槽206和208的侧壁对准。
接着参考图11-13，在沟槽206和208中形成第二绝缘材料230。 该第二绝缘材料230覆盖第一绝缘材料214，也覆盖硅化物线26、28、 30和32。第一和第二绝缘材料214和230在成分上可以彼此相同，或 可以彼此不同。本发明的特定方案中，材料214和230将彼此相同，将 基本由二氧化硅组成，或由二氧化硅组成。
可以认为材料214和230一起形成了前面参考图1描述的沟槽化 绝缘材料19。因此，区域214和230可以一起对应于图1的沟槽化隔 离区18和20。图12的沟槽化隔离区18和20具有与图1不同的横截 面形状。具体而言，图1的沟槽化隔离区的侧壁没有图12的那么垂直。 图1和12的隔离区在形状上的差别表示在本发明的各个方案中可以发 生微小改变。应当理解，取决于用于形成其中最终构建隔离区的沟槽 的工艺，隔离区可以具有任何合适的形状，包括图12的形状、图1的 形状或不同形状。
接着参考图14-16，去除层202和204(图2-13)，接着在沟 槽化区域206和208上以及第二掺杂半导体材料16的上表面17上形 成层36和46。如前所述，材料36可以包括低k材料，例如二氧化硅， 在特定方案中，材料36将包括二氧化硅，基本由二氧化硅组成，或由 二氧化硅组成。还如前所述，层46可以包括高k材料，且在特定方案 中将包括氧化铝和氧化铪之一或二者，基本由氧化铝和氧化铪之一或 二者组成，或由氧化铝和氧化铪之一或二者组成。一些方案中，材料 46的介电常数不如材料的蚀刻特性那么相关。具体而言，材料46优选 地是可以相对于材料36选择性蚀刻的材料，也优选是绝缘线44(图1) 的覆盖材料48相对其可以选择性蚀刻的材料。
本发明的一些方案中，材料46可以称为蚀刻停止层。术语“蚀刻 停止”用于表示在材料46上方执行的蚀刻在到达材料46时基本停止， 这可以包括一旦到达46蚀刻完全停止的方面，还可以包括一旦到达材 料46蚀刻变慢，而并没有完全停止的方面。所示构造中，材料46直 接靠着材料36。
接着参考图17-19，电绝缘材料48在层46上形成并被图形化成 具有多个穿过其延伸的开口240、242、244、246、248和250。在下 面的讨论中，绝缘材料48可以称为图形化的绝缘材料。绝缘材料48 可以包括二氧化硅或掺杂的二氧化硅，基本由二氧化硅或掺杂的二氧 化硅组成，或由二氧化硅或掺杂的二氧化硅组成。通过最初在层46上 形成材料48的连续层，平坦化材料层48，然后使用例如光致抗蚀剂掩 模利用光刻工艺将所需图形转移到材料48中，材料48可以形成为所 示图形。光致抗蚀剂掩模接着可以被去除，留下层46上剩余的图形化 材料48。
在形成图形化材料48之后，在开口240、242、244、246、248 和250中形成隔离物252。隔离物252可以包括任意合适的材料。示 例性工艺中，隔离物252可以包括氮化硅，基本由氮化硅组成，或由 氮化硅组成。可以通过在图形化的材料48上以及延伸穿过图形化材料 的开口中均匀地形成一层氮化硅，接着各向异性地蚀刻该层，而形成 隔离物252。隔离物252使开口240、242、244、246、248和250变 窄。层46的区域在变窄的开口中暴露。
接着参考图20-22，变窄的开口240、242、244、246、248和 250延伸穿过材料36和46，以暴露第二掺杂半导体区16的上表面17。 例如穿过材料46的蚀刻可以包括选择性湿法蚀刻或溅射蚀刻(冲孔)。
接着参考图23-25，在开口240、242、244、246、248和250中 形成导电掺杂的半导体材料以形成垂直延伸立柱50、52、54、56、260 和262。如前所述，每个垂直延伸立柱包括沟道区58和源极/漏极区 60和62。
垂直延伸立柱的半导体材料可以包括单晶硅，基本由单晶硅组 成，或由单晶硅组成。在区域16包括单晶硅材料的应用中，可以通过 从第二掺杂半导体区16的上表面17外延生长硅而形成该单晶硅。或 者，可以通过首先在开口240、242、244、246、248和262中淀积非 晶硅，接着晶化该非晶硅以在开口中形成单晶材料，来形成垂直延伸 底座的单晶材料。在希望在垂直延伸底座的单晶材料的形成过程中维 持相对低温的应用中，为形成该单晶材料，优选利用非晶硅的淀积以 及随后的结晶化。应当理解，尽管优选地底座中的材料是单晶，本发 明涵盖底座中的材料包括不是单晶的半导体材料的其它方案。
优选地通过材料的原位掺杂，在形成开口中的半导体材料过程中 形成掺杂区58、60和62。换句话说，材料的最底部被适当掺杂以形成 源极/漏极区60，然后使用合适的掺杂将中间部分形成为沟道区58， 最后使用合适的掺杂将上面的部分形成为源极/漏极区62。应当理解， 为了在垂直延伸底座中提供掺杂剂，除了或者代替在底座的半导体材 料中原位掺杂，可以利用其它方法。
所示的本发明的优选方案中，底座与位线区26、28、30和32横 向偏离，在底座的形成过程中不暴露位线区。这可以避免不这样时将 发生的从硅化物到底座的半导体材料的金属迁移。
如前参考图1所示，沟道区58将包括不同于源极/漏极区60和62 的掺杂剂类型。例如，沟道区58可以包括p型掺杂剂而源极/漏极区 60和62包括n型掺杂剂。或者，沟道区可以包括n型掺杂剂而源极/ 漏极区包括p型掺杂剂。
示出的垂直延伸立柱具有上表面，它与绝缘材料48和隔离物252 的上表面具有共同的边界。这可以通过适当平整化完成，例如通过化 学机械抛光完成。
接着参考图26-28，去除隔离物252(图23-25)以及隔离物下 的层46的部分。该去除步骤留下了环绕垂直延伸底座50、52、54、 56、260和262的开口270。取决于使用的工艺条件，去除材料46的 部分以形成开口270，可以使材料48下的剩余材料46凹陷进去，以在 材料48的边缘处形成空腔。图27和28的视图中没有示出所述空腔， 因为所述空腔通常非常小，小到这种空腔(如果存在)形成的程度。
栅极电介质材料64在开口内形成，具体而言沿着垂直延伸底座的 暴露的表面形成。栅极电介质64可以包括任意合适的材料，在特定应 用中，可以包括二氧化硅，基本由二氧化硅构成或由二氧化硅构成。 如果栅极电介质是二氧化硅，可以通过使垂直延伸立柱的表面暴露于 氧化条件而形成。或者，可以使用例如化学气相淀积或原子层淀积， 沿着垂直延伸立柱的暴露表面淀积硅而形成二氧化硅。如果通过淀积 形成二氧化硅，该二氧化硅层可以在层36、46和48的暴露的表面上、 以及垂直延伸立柱的暴露的表面上延伸。可以通过使用合适的掩模保 护立柱周围的二氧化硅，然后利用合适的蚀刻去除二氧化硅，来去除 材料36、46、48的表面上的二氧化硅。或者，二氧化硅可以保留在材 料36、46和48的表面上。
接着参考图29-31，材料48(以及可选地，下面的材料46，如 图所示)的一些部分被去除，以留下延伸穿过构造200的材料带48。 在图29的顶视图中，示出了材料带48水平地延伸。材料48(以及可 选地材料46)的去除留下了带之间的开口，这种开口在底座50、52、 54、56、260和262周围延伸。在开口中形成导电材料以形成间隔开 的字线40和42。如前所述，导电材料可以包括导电掺杂的硅、基本由 导电掺杂的硅组成，或由导电掺杂的硅组成，且在特定方案中将包括 非晶硅和/或多晶硅。绝缘材料48(以及可选的材料46)带的去除以 及使用字线40和42的导电材料代替这些带，形成了包括被绝缘线44 间隔开的字线40和42的图1的结构。接下来的处理中，可以在字线 40和42上形成绝缘材料，且可以形成与导电底座电连接电容器构造， 从而形成图1所示类型的DRAM阵列。硅化物线26、28、30和32形成 延伸到DRAM阵列中的位线。一些方案中，阵列中的位线可以基本由硅 化物组成或由硅化物组成，且仅阵列中的位线将为对应于位线26、28、 30和32的类型。阵列外的位线部分可以包括除硅化物之外的其它材 料，或代替硅化物的其它材料。
如果导电底座50、52、54、260和262作为DRAM单元合并入DRAM 阵列，则该DRAM单元可以彼此基本相同，因为这些单元彼此同时形成 并利用了相同的工艺和条件。因此，在用于形成所述单元的半导体工 艺的容限内，所述单元将彼此相同。术语“基本相同”用于表示在半 导体制造工艺的容限范围内所述单元彼此相同，而不是在绝对的数学 意义内相同。
图29-31的构造是一种理想化的构造，因为每个垂直延伸的底座 在所有四面被字线材料环绕，且字线相对于穿过其延伸的底座是对称 的，使得在图31的视图中，导电底座的每个相对侧上有等量的字线材 料。然而应当理解，可能发生掩模未对准，使得图31的底座的相对侧 不包含等量的导电材料，而且还存在有意地使得导电材料比完全环绕 底座的全部四侧延伸更少的应用，以及希望底座的一侧与底座的相对 一侧导电材料的量不对称的应用。
图32以举例的方式一般性地而非限制性地以举例的方式示出了根 据本发明的方案的计算机系统400的实施例。计算机系统400包括监 视器401或其它通信输出装置、键盘402或其它通信输入装置以及主 板404。主板404可以携带微处理器406或其它数据处理单元以及至 少一个存储装置408。存储装置408可以包括上述本发明的各个方案。 存储装置408可以包括存储单元阵列，且这种阵列可以与寻址电路相 耦合，所述寻址电路用于访问阵列中的各个存储单元。而且，存储单 元阵列可以与读取电路相耦合，用于从存储单元读取数据。寻址和读 取电路可用于在存储装置408和处理器406之间传递信息。这在图33 中示出的主板404的框图中示出。在该框图中，寻址电路以410示出， 读取电路以412示出。计算机系统400的各个部件，包括处理器406 在内，可以包括本公开中先前描述的存储器构造中的一种或多种。
处理器装置406可以对应于处理器模块，该模块使用的相关存储 器可以包括本发明的示范。
存储装置408可以对应于存储器模块。例如，单列直插式存储器 模块(SIMM)和双列直插式存储器模块(DIMM)可以用在使用本发明 示范的实施方案中。该存储装置可以结合到任何各种设计中，这些设 计提供从该装置的存储单元读取或向其写入的不同方法。一种这样的 方法是页式操作。DRAM中的页式操作由访问存储单元阵列的行和随机 访问阵列的不同列的方法定义。当列被访问时，保存在该行和该列交 点的数据可以被读取和输出。
一种备选类型的装置是扩展数据输出(EDO)存储器，在被寻址的 列关闭之后，它允许保存在存储器阵列地址处的数据可用作输出。通 过允许更短的访问信号而不减少存储器总线上可获得存储器输出数据 的时间，这种存储器可以使通信速度有所增加。其它备选类型的装置 包括SDRAM、DDR SDRAM、SLDRAM、VRAM和直接RDRAM(Direct RDRAM)， 以及其它装置，例如SRAM或闪存。
存储装置408可以包括根据本发明的一个或多个方案形成的存储 器。
图34示出了本发明的示例性电子系统700的各个实施例的高级组 织的简化的框图。例如系统700可以对应于计算机系统、处理控制系 统或任何采用处理器和相关存储器的其它系统。电子系统700具有功 能元件，包括处理器或算术/逻辑单元(ALU)702、控制单元704、存 储装置单元706和输入/输出(I/O)装置708。一般地，电子系统700 将具有一组固有指令，通过处理器702和处理器702、存储装置单元 706和I/O装置708之间的其它交互作用，指定对数据执行的操作。 通过连续循环一组操作，控制单元704协调处理器702、存储装置706 和I/O装置708的所有操作，该组操作促使从存储器件706获取指令 并执行该指令。在各种实施例中，存储装置706包括但不局限于：随 机存取存储(RAM)装置、只读存储(ROM)装置以及诸如软盘驱动和 压缩盘CD-ROM驱动这样的外围装置。本领域技术人员应当理解，当 阅读和理解本公开说明时，能够制作包括根据本发明的各个方面的存 储器构造的任何所述电学元件。
图35是示例性电子系统800的各种实施例的高级组织的简化的框 图。系统800包括存储装置802，该存储装置具有存储单元的阵列804、 地址解码器806、行存取电路808、列存取电路810、用于控制操作的 读/写控制电路812以及输入/输出电路814。存储装置802还包括电 源电路816，以及传感器820，例如确定存储单元是处于低阈值导电状 态还是高阈值不导电状态的电流传感器。所述电源电路816包括供电 电路880、提供参考电压的电路882、为第一字线提供脉冲的电路884、 为第二字线提供脉冲的电路886、以及为位线提供脉冲的电路888。系 统800还包括处理器822，或用于存储器访问的存储控制器。
存储装置802通过金属线或金属化的线从处理器822接收控制信 号824。存储装置802用于保存通过I/O线访问的数据。本领域技术 人员应当理解，可以提供其它电路和控制信号，为聚焦在本发明上， 简化了存储装置802。处理器822或存储装置802至少其中之一可以 包括本公开先前描述的类型的存储器构造。
本公开说明的各个所述系统意欲提供对本发明的电路和结构的各 种应用的一般性理解，并不希望被用作使用根据本发明的方案的存储 单元的电子系统的所有元件和特征的全部描述。本领域技术人员应当 理解，为减少处理器和(多个)存储装置之间的通信时间，各种电子 系统可以在单个封装处理单元中制作，或甚至在单个半导体芯片上制 作。
存储单元的应用可以包括用在存储器模块、装置驱动器、电源模 块、通信调制解调器、处理器模块以及专用模块中的电子系统，并可 以包括多层、多芯片模块。这种电子电路还可以是各种电子系统(例 如，时钟、电视机、蜂窝电话、个人计算机、汽车、工业控制系统、 航天器及其它)的子部件。