식각 정지 절연막을 이용한 반도체 장치의 제조 방법{Method for manufacturing semiconductor device using etch stop dielectric layer}

본 발명은 식각 정지 절연막을 이용한 반도체 장치의 제조 방법에 관한 것이다.

대체 금속 게이트(RMG; Replacement Metal Gate) 공정을 이용하여, 반도체 장치를 제조할 수 있다. 예컨대, 희생 게이트를 제거하여 형성된 트렌치에, 고유전율의 게이트 절연막과 금속 게이트를 포함하는 HKMG(High-k Metal Gate) 스택(stack)을 증착시켜 반도체 장치를 제조할 수 있다.

그런데, CMOS 장치를 제조하는 경우, 문턱 전압(Vt; threshold voltage)을 원하는 값으로 만족시키기 위하여, 일함수(work function)의 크기가 다른 두 물질을 사용하여, 각각 PMOS 게이트와 NMOS 게이트를 형성할 수 있다. 구체적으로, PMOS 게이트의 일함수의 크기가 NMOS 게이트의 일함수의 크기보다 상대적으로 커야한다.

예컨대, 일함수의 크기가 서로 다른 제1 금속막 및 제2 금속막을 사용하여, 각각 PMOS 게이트와 NMOS 게이트를 형성할 수 있다. PMOS 게이트와 NMOS 게이트를 각각 다른 금속을 사용하여 형성하기 위해서는, 예컨대, 제1 금속막을 PMOS 영역과 NMOS 영역에 증착시키고, NMOS 영역의 제1 금속막을 제거한 후, NMOS 영역에 제2 금속막을 증착시킬 수 있다. 다만, 제1 금속막을 제거하는 과정에서, 과도 식각(over etch)을 방지하기 위해, 충분한 식각 마진(etch margin)을 확보하는 것이 필요하다.

본 발명이 해결하려는 과제는, 식각 정지 절연막을 식각 정지막으로 이용하여, 충분한 식각 마진을 확보할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 및 제2 영역이 정의된 기판을 제공하고, 상기 제1 및 제2 영역에 각각 형성된 제1 및 제2 트렌치를 포함하는 층간 절연막을 형성하고, 상기 층간 절연막의 상면, 상기 제1 트렌치의 측면 및 바닥면, 상기 제2 트렌치의 측면 및 바닥면을 따라서, 게이트 절연막을 컨포말하게 형성하고, 상기 게이트 절연막 상에 식각 정지 절연막을 형성하고, 상기 제1 및 제2 트렌치를 매립하도록 제1 금속막을 형성하고, 상기 식각 정지 절연막을 식각 정지막으로 이용하여, 상기 제1 영역의 상기 제1 금속막을 제거하는 것을 포함한다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판의 제1 및 제2 영역에 각각 제1 및 제2 희생 게이트를 형성하고, 상기 제1 및 제2 희생 게이트를 덮도록, 층간 절연막을 형성하고, 상기 층간 절연막을 평탄화하여, 상기 제1 및 제2 희생 게이트의 상면을 노출시키고, 상기 제1 및 제2 희생 게이트를 제거하여, 상기 제1 및 제2 영역에 각각 제1 및 제2 트렌치를 형성하고, 상기 층간 절연막의 상면, 상기 제1 트렌치의 측면 및 바닥면, 상기 제2 트렌치의 측면 및 바닥면을 따라서, 고유전율 물질을 포함하는 게이트 절연막을 컨포말하게 형성하고, 상기 게이트 절연막 상에 금속 캡핑막을 형성하고, 상기 금속 캡핑막 상에, 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 또는 금속 실리콘 산질화물 중 적어도 하나를 포� ��하는 식각 정지 절연막을 형성하고, 상기 제1 및 제2 트렌치를 매립하도록 제1 금속막을 형성하고, 상기 식각 정지 절연막을 식각 정지막으로 이용하여, 상기 제1 영역의 상기 제1 금속막을 제거하는 것을 포함한다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 순서도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 14 및 도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 16 내지 도 18은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

도 1 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 순서도이다. 도 2 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다. 도 2 내지 도 10에서는 설명의 편의를 위해서, 기판 내에 형성되는 소오스/드레인 영역, STI(Shallow Trench Isolation)와 같은 소자 분리 영역 등의 도시는 생략한다.

우선, 도 1 및 도 2를 참조하여, 제1 및 제2 영역(Ⅰ, Ⅱ)이 정의된 기판(100)을 제공한다(S10).

구체적으로, 제1 및 제2 영역(Ⅰ, Ⅱ)이 정의된 기판(100)을 제공하고, 제1 및 제2 영역(Ⅰ, Ⅱ)에 각각 제1 및 제2 희생 게이트(110, 112)를 형성할 수 있다. 제1 희생 게이트(110)의 양측에는 제1 및 제2 스페이서(121, 122)를 형성하고, 제2 희생 게이트(112)의 양측에는 제3 및 제4 스페이서(123, 124)를 형성할 수 있다.

제1 영역(Ⅰ)은 PMOS 영역 및 NMOS 영역 중 어느 하나이며, 제2 영역(Ⅱ)은 제1 영역(Ⅰ)과 다른 PMOS 영역 또는 NMOS 영역 중 하나일 수 있다. 예컨대, 제1 영역(Ⅰ)은 PMOS 영역이고 제2 영역(Ⅱ)은 NMOS 영역일 수 있으나, 이와 반대로, 제1 영역(Ⅰ)이 NMOS 영역이고 제2 영역(Ⅱ)이 PMOS 영역일 수도 있다.

기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.

제1 및 제2 희생 게이트(110, 112)는 반도체 물질, 예를 들어, 폴리 실리콘일 수 있지만, 이에 제한되지 않는다. 제1 내지 제4 스페이서(121, 122, 123, 124)는 예컨대, 실리콘 산화물일 수 있으나, 이에 제한되지 않는다.

이어서, 도 1, 도 3 및 도 4를 참조하여, 제1 및 제2 영역(Ⅰ, Ⅱ)에 각각 형성된 제1 및 제2 트렌치(140, 142)를 포함하는 층간 절연막(130)을 형성한다(S20).

구체적으로, 도 3을 참조하여, 제1 및 제2 희생 게이트(110, 112)를 덮도록, 층간 절연막(130)을 형성하고, 층간 절연막(130)을 평탄화하여, 제1 및 제2 희생 게이트(110, 112)의 상면을 노출시킬 수 있다. 예컨대, CMP(Chemical Mechanical Polishing) 공정을 이용하여, 층간 절연막(130)을 평탄화할 수 있다.

그리고, 도 4를 참조하여, 제1 및 제2 희생 게이트(도 3의 110, 112 참조)를 제거하여, 제1 및 제2 영역(Ⅰ, Ⅱ)에 각각 제1 및 제2 트렌치(140, 142)를 형성할 수 있다.

층간 절연막(130)은 예컨대, 실리콘 산화물일 수 있지만, 이에 제한되지 않는다.

이어서, 도 1 및 도 5를 참조하여, 층간 절연막(130)의 상면, 제1 트렌치(140)의 측면 및 바닥면, 제2 트렌치(142)의 측면 및 바닥면을 따라서, 게이트 절연막(150)을 컨포말하게 형성한다(S30).

게이트 절연막(150)은 제1 및 제2 트렌치(140, 142)의 측면을 따라서 형성되기 때문에, 게이트 절연막(150)은 제1 내지 제4 스페이서(121, 122, 123, 124)와 접할 수 있다.

게이트 절연막(150)은 고유전율 물질을 포함할 수 있다. 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.

게이트 절연막(150) 상에 금속 캡핑막(152)을 형성할 수 있다. 금속 캡핑막(152)은, 반도체 제조 공정이 진행되는 동안 게이트 절연막(150)이 외부로 노출되는 것을 방지하여, 게이트 절연막(150)을 보호할 수 있다. 금속 캡핑막(152)은 예컨대, 금속 물질을 포함할 수 있으나, 이에 제한되지 않는다.

이어서, 도 1 및 도 6을 참조하여, 게이트 절연막(150) 상에 식각 정지 절연막(160)을 형성한다(S40). 게이트 절연막(150)과 식각 정지 절연막(160) 사이에 금속 캡핑막(152)이 위치할 수 있다.

식각 정지 절연막(160)은 금속 산화물(metal oxide), 금속 산질화물(metal oxynitride), 금속 실리콘 산화물, 또는 금속 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.

식각 정지 절연막(160)은 보호막(152) 상에 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 또는 금속 실리콘 산질화물 중 적어도 하나를 증착(deposition)하여 형성할 수 있다. 또한, 식각 정지 절연막(160)은 금속 캡핑막(152)을 산화시켜 형성할 수 있다. 예컨대, 금속 캡핑막(152)의 일부가 산화되어, 식각 정지 절연막(160)이 형성될 수 있지만, 이에 제한되지 않는다.

식각 정지 절연막(160)은 후술하는 식각 공정에서, 식각 정지막으로 사용될 수 있다.

이어서, 도 1 및 도 7을 참조하여, 제1 및 제2 트렌치(도 6의 140, 142 참조)를 매립하도록 제1 금속막(170)을 형성한다(S50).

제1 영역(Ⅰ)이 PMOS 영역이고 제2 영역(Ⅱ)이 NMOS 영역이면, 제1 금속막(170)은 후술할 제2 금속막(도 9의 190 참조)에 비하여 일함수가 작은 물질을 포함할 수 있다. 이와 반대로, 제1 영역(Ⅰ)이 NMOS 영역이고 제2 영역(Ⅱ)이 PMOS 영역이면, 제1 금속막(170)은 후술할 제2 금속막(도 9의 190 참조)에 비하여 일함수가 큰 물질을 포함할 수 있다.

이어서, 도 1 및 도 8을 참조하여, 식각 정지 절연막(160)을 식각 정지막으로 이용하여, 제1 영역(Ⅰ)의 제1 금속막(도 7의 170 참조)을 제거한다(S60).

구체적으로, 제2 영역(Ⅱ)의 제1 금속막(170) 상에 마스크막(180)을 형성할 수 있다. 그리고, 식각 정지 절연막(160)을 식각 정지막으로 이용하여, 제1 영역(Ⅰ)의 제1 금속막(170)을 제거한다. 제1 영역(Ⅰ)의 제1 금속막(170) 식각 공정동안, 제2 영역(Ⅱ)의 제1 금속막(170)은 마스크막(180)에 의해 보호될 수 있다.

도 8에 도시된 공정의 결과, 제1 영역(Ⅰ)의 제1 금속막(170)이 제거되어 제1 트렌치(140)가 형성되고, 마스크막(180)에 의해 보호되는 제2 영역(Ⅱ)의 제1 금속막(170)은 잔존하여 제1 금속막 패턴(170a)이 형성될 수 있다.

제1 영역(Ⅰ)의 제1 금속막(170)을 제거하기 위해, 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 또는 금속 실리콘 산질화물 중 적어도 하나를 포함하는 식각 정지 절연막(160)에 비하여, 제1 금속막(170)에 대하여 식각 선택비(etch selectivity)가 큰 식각 물질을 사용할 수 있다. 상기 식각 물질을 사용하면, 식각 정지 절연막(160)과 제1 금속막(170) 사이의 식각 선택비의 차이가 크기 때문에, 제1 금속막(170)이 제거되는 동안, 식각 정지 절연막(160)이 식각되는 정도는 미미할 수 있다. 즉, 식각 정지 절연막(160)을 식각 정지막으로 사용하면 충분한 식각 마진을 확보할 수 있기 때문에, 과도 식각을 하지 않더라도 제1 영역(Ⅰ)의 제1 금속막(170)을 완전히 제거할 수 있다.

도 8에 도시된 공정에서 제1 영역(Ⅰ)의 제1 금속막(170)을 완전히 제거하였기 때문에, 제1 영역(Ⅰ)은 제1 금속막(170)의 영향을 받지 않는다. 그러므로, 후술하는 공정에서, 제1 영역(Ⅰ)에 제1 금속막(170)과 다른 물질을 증착하여, 제1 영역(Ⅰ)에 원하는 특성을 가지는 금속 게이트를 형성할 수 있다.

이어서, 도 9를 참조하여, 제1 트렌치(도 8의 140 참조)를 매립하도록 제2 금속막(190)을 형성할 수 있다. 구체적으로, 마스크막(도 8의 180 참조)은 제거되고, 제1 영역(Ⅰ) 상에는 제2 금속막(190)이 형성되고, 제2 영역(Ⅱ) 상에는 제1 금속막 패턴(170a)이 형성될 수 있다.

CMOS 장치를 제조하는 경우, 원하는 값의 문턱 전압(Vt; threshold voltage)을 얻기 위해서, 일함수의 크기가 서로 다른 물질을 이용하여 PMOS 게이트와 NMOS 게이트를 형성할 수 있다. 구체적으로, PMOS 게이트를 형성하는 물질이 NMOS 게이트를 형성하는 물질보다 일함수의 크기가 클 수 있다.

후술하는 공정에서, 제1 영역(Ⅰ) 상의 제2 금속막(190)을 패터닝하여 제1 금속 게이트(도 10의 190b 참조)를 형성하고, 제2 영역(Ⅱ) 상의 제1 금속막 패턴(170a)을 패터닝하여 제2 금속 게이트(도 10의 170b 참조)를 형성할 수 있다. 제2 금속막(190)은 제1 금속막 패턴(170a)과 다르며, 예컨대, 제1 금속막 패턴(170a)의 일함수의 크기와 제2 금속막(190)의 일함수의 크기가 서로 다를 수 있다. 구체적으로, 제1 영역(Ⅰ)이 PMOS 영역이고 제2 영역(Ⅱ)이 NMOS 영역이면, 제2 금속막(190)은 제1 금속막 패턴(170a)에 비하여 일함수가 큰 물질을 포함할 수 있다. 이와 반대로, 제1 영역(Ⅰ)이 NMOS 영역이고 제2 영역(Ⅱ)이 PMOS 영역이면, 제2 금속막(190)은 제1 금속막 패턴(170a)에 비하여 일함수가 작은 물질을 포함할 수 있다.

도 8에 도시된 공정에서, 제1 영역(Ⅰ)의 제1 금속막(도 8의 170 참조)이 완전히 제거되었으므로, 제1 영역(Ⅰ)에 형성되는 장치는 제2 금속막(190)의 특성에 영향을 받는다. 그러므로, 제1 영역(Ⅰ)은 제2 금속막(190)의 특성의 영향을 받고, 제2 영역(Ⅱ)은 제1 금속막 패턴(170a)의 특성의 영향을 받아, 제1 영역(Ⅰ)의 게이트와 제2 영역(Ⅱ)의 게이트의 일함수의 크기가 서로 다른 반도체 장치를 형성할 수 있다.

이어서 도 10을 참조하여, 제1 금속막 패턴(도 9의 170a 참조), 제2 금속막(도 9의 190 참조), 게이트 절연막(도 9의 150 참조), 금속 캡핑막(도 9의 152 참조) 및 식각 정지 절연막(도 9의 160 참조)을 평탄화하여, 층간 절연막(130)의 상면을 노출시킬 수 있다.

제2 금속막(190)의 일부분이 제거되어, 제1 금속 게이트(190b)가 형성되고, 제1 금속막 패턴(170a)의 일부분이 제거되어, 제2 금속 게이트(170b)가 형성될 수 있다. 게이트 절연막(150)이 패터닝되어, 제1 및 제2 영역(Ⅰ, Ⅱ)에 각각 형성된 제1 및 제2 게이트 절연막 패턴(150b, 150c)이 형성될 수 있다. 그리고, 금속 캡핑막(152)이 패터닝되어, 제1 및 제2 영역(Ⅰ, Ⅱ)에 각각 형성된 제1 및 제2 금속 캡핑막 패턴(152b, 152c)이 형성될 수 있다. 또한, 식각 정지 절연막(160)이 패터닝되어, 제1 및 제2 영역(Ⅰ, Ⅱ)에 각각 형성된 제1 및 제2 식각 정지 절연막 패턴(160b, 160c)이 형성될 수 있다.

결과적으로, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치는, 제1 및 제2 영역(Ⅰ, Ⅱ)이 정의된 기판(100)을 포함한다. 제1 영역(Ⅰ) 상에는, 서로 이격되어 형성된 제1 및 제2 스페이서(121, 122), 제1 및 제2 스페이서(121, 122) 사이에 위치하며 제1 및 제2 스페이서(121, 122)의 측벽 및 기판(100)의 상면을 따라 차례로 형성된 제1 게이트 절연막 패턴(150b), 제1 금속 캡핑막 패턴(152b) 및 제1 식각 정지 절연막 패턴(160b), 제1 식각 정지 절연막 패턴(160b) 상에 형성된 제1 금속 게이트(190b)가 위치한다. 제2 영역(Ⅱ) 상에는, 서로 이격되어 형성된 제3 및 제4 스페이서(123, 124), 제3 및 제4 스페이서(123, 124) 사이에 위치하며 제3 및 제4 스페이서(123, 124)의 측벽 및 기판(100)의 상면을 따라 형성된 제2 게이트 절연막 패턴(150c), 제2 금속 캡핑막 패턴(152c) 및 제2 식각 정지 절연막 패턴(160c), 제2 식각 정지 절연막 패턴(160c) 상에 형성된 제2 금속 게이트(170b)가 위치한다.

도 7, 도 8, 도 11 내지 도 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 다만, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법과의 차이점을 위주로 설명한다. 도 11 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.

본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역(Ⅰ)의 제1 금속막(170)을 제거한 후, 제1 영역(Ⅰ)의 식각 정지 절연막(160)을 제거하는 것을 더 포함할 수 있다.

우선, 도 7을 참조하여, 제1 및 제2 트렌치(도 6의 140, 142 참조)를 매립하도록 제1 금속막(170)을 형성할 수 있다. 그리고, 도 8을 참조하여, 식각 정지 절연막(160)을 식각 정지막으로 이용하여, 제1 영역(Ⅰ)의 제1 금속막(도 7의 170 참조)을 제거할 수 있다. 제1 영역(Ⅰ)의 제1 금속막(170)이 제거되어, 제1 트렌치(140)가 형성될 수 있다.

이어서, 도 11을 참조하여, 제1 영역(Ⅰ)의 금속 캡핑막(152)을 식각 정지막으로 이용하여, 제1 영역(Ⅰ)의 식각 정지 절연막(도 8의 160 참조)을 제거할 수 있다. 결과적으로, 제1 영역(Ⅰ)의 식각 정지 절연막(160)은 제거되고, 제2 영역(Ⅱ)의 식각 정지 절연막 패턴(160a)은 잔존할 수 있다.

도 11에 도시된 공정의 결과, 제1 트렌치(140)의 크기는 도 8의 제1 트렌치(140)에 비하여, 식각 정지 절연막(160)이 제거된 영역만큼 확장될 수 있다.

이어서, 도 12를 참조하여, 제1 트렌치(도 11의 140 참조)를 매립하도록 제2 금속막(190)을 형성할 수 있다. 구체적으로, 마스크막(도 11의 180 참조)은 제거되고, 제1 영역(Ⅰ) 에는 제2 금속막(190)이 형성되고, 제2 영역(Ⅱ)에는 제1 금속막 패턴(170a)이 형성될 수 있다.

이어서, 도 13을 참조하여, 제1 금속막 패턴(도 12의 170a 참조), 제2 금속막(도 12의 190 참조), 게이트 절연막(도 12의 150 참조), 금속 캡핑막(도 12의 152 참조) 및 식각 정지 절연막 패턴(도 12의 160a 참조)을 평탄화하여, 층간 절연막(130)의 상면을 노출시킬 수 있다.

결과적으로, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치는, 도 10에 도시된 반도체 장치와는 다르게, 제1 영역(Ⅰ)에는 식각 정지 절연막 패턴이 잔존하지 않고, 제2 영역(Ⅱ)에만 제2 식각 정지 절연막 패턴(160c)이 형성된다.

도 4, 도 14 및 도 15를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 다만, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법과의 차이점을 위주로 설명한다. 도 14 및 도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.

본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에서, 게이트 절연막(150) 상에 금속 캡핑막을 형성하지 않으며, 게이트 절연막(150)과 접하도록 식각 정지 절연막(160)을 형성할 수 있다.

우선, 도 4를 참조하여, 제1 및 제2 희생 게이트(도 3의 110, 112 참조)를 제거하여, 제1 및 제2 영역(Ⅰ, Ⅱ)에 각각 제1 및 제2 트렌치(140, 142)를 형성할 수 있다.

이어서, 도 14를 참조하여, 층간 절연막(130)의 상면, 제1 트렌치(140)의 측면 및 바닥면, 제2 트렌치(142)의 측면 및 바닥면을 따라서, 게이트 절연막(150)을 컨포말하게 형성한다. 그리고, 게이트 절연막(150) 상에 식각 정지 절연막(160)을 형성할 수 있다. 결과적으로, 게이트 절연막(150)과 접하도록 식각 정지 절연막(160)이 형성될 수 있다.

결과적으로, 도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치는, 도 10에 도시된 반도체 장치와는 다르게, 제1 및 제2 영역(Ⅰ, Ⅱ)에 각각 제1 및 제2 금속 캡핑막 패턴이 형성되지 않고, 제1 식각 정지 절연막 패턴(160b)은 제1 게이트 절연막 패턴(150b)과 접하도록 형성되고, 제2 식각 정지 절연막 패턴(160c)은 제2 게이트 절연막 패턴(150c)과 접하도록 형성될 수 있다.

도 6, 도 16 내지 도 18을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 다만, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법과의 차이점을 위주로 설명한다. 도 16 내지 도 18은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.

본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에서, 식각 정지 절연막(160)과 제1 금속막(170) 사이에, 제1 금속막(170)과 다른 제3 금속막(175)을 형성할 수 있다.

우선, 도 6을 참조하여, 층간 절연막(130)의 상면, 제1 트렌치(140)의 측면 및 바닥면, 제2 트렌치(142)의 측면 및 바닥면을 따라서, 게이트 절연막(150), 금속 캡핑막(152) 및 식각 정지 절연막(160)을 차례로 형성할 수 있다.

이어서, 도 16을 참조하여, 식각 정지 절연막(160) 상에 컨포말하게 제3 금속막(175)을 형성할 수 있으며, 제1 및 제2 트렌치(도 6의 140, 142 참조)를 매립하도록 제1 금속막(170)을 형성한다. 결과적으로, 제3 금속막(175)은 식각 정지 절연막(160)과 제1 금속막(170) 사이에 위치할 수 있다. 제3 금속막(175)은 예컨대, 배리어막일 수 있다.

이어서, 도 17을 참조하여, 식각 정지 절연막(160)을 식각 정지막으로 이용하여, 제1 영역(Ⅰ)의 제1 및 제3 금속막(도 16의 170, 175 참조)을 제거할 수 있다.

구체적으로, 제2 영역(Ⅱ)의 제1 금속막(170) 상에 마스크막(180)을 형성할 수 있다. 그리고, 식각 정지 절연막(160)을 식각 정지막으로 이용하여, 제1 영역(Ⅰ)의 제1 및 제3 금속막(170, 175)을 제거한다. 제1 영역(Ⅰ)의 제1 및 제3 금속막(170, 175) 식각 공정이 진행되는 동안, 제2 영역(Ⅱ)의 제1 금속막(170)은 마스크막(180)에 의해 보호될 수 있다.

도 17에 도시된 공정의 결과, 제1 영역(Ⅰ)의 제1 및 제3 금속막(170, 175)이 제거되어 제1 트렌치(140)가 형성되고, 마스크막(180)에 의해 보호되는 제2 영역(Ⅱ)의 제1 및 제3 금속막(175)은 잔존하여 각각 제1 및 제3 금속막 패턴(170a, 175a)이 형성될 수 있다.

결과적으로, 도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에 의해 제조된 반도체 장치는, 도 10에 도시된 반도체 장치와는 다르게, 제2 영역(Ⅱ)에 제3 금속막 패턴(175c)이 형성되어 있다. 구체적으로, 제2 금속 게이트(170b)와 제2 식각 정지 절연막(160c) 사이에 제3 금속막 패턴(175c)이 위치할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 기판 110, 112: 제1 및 제2 희생 게이트
121, 122, 123, 124: 제1 내지 제4 스페이서
130: 층간 절연막 140, 142: 제1 및 제2 트렌치
150: 게이트 절연막 152: 금속 캡핑막
160: 식각 정지 절연막
170: 제1 금속막 170b: 제2 금속 게이트
175: 제3 금속막 180: 마스크막
190: 제2 금속막 190b: 제1 금속 게이트