电子器件
阅读：1发布：2021-03-13
专利汇可以提供电子器件专利检索，专利查询，专利分析的服务。并且一种包括晶体管阵列的器件，该器件包括：位于衬底上的层堆叠中的下层级和上层级处的 图案化 导电层，所述图案化导电层限定所述晶体管阵列的栅极导体和源-漏 电极 ；其中，所述层堆叠还包括在所述下层级之下的 电介质 层以及在所述电介质层之下的另一图案化导电层；其中，所述另一图案化导电层既经过所述电介质层提供所述晶体管阵列中的电功能，又限定开口，所述电介质层经由所述开口用于增加所述器件衬底与在所述下层级处的所述图案化导电层之间的粘接强度。，下面是电子器件专利的具体信息内容。
1.一种包括晶体管阵列的器件，该器件包括：位于衬底上的层堆叠中的下层级和上层级处的图案化导电层，所述图案化导电层限定所述晶体管阵列的栅极导体和源-漏电极；
其中，所述层堆叠还包括在所述下层级之下的电介质层以及在所述电介质层之下的另一图案化导电层；其中，所述另一图案化导电层既经过所述电介质层提供所述晶体管阵列中的电功能，又限定开口，所述电介质层经由所述开口用于增加所述器件衬底与在所述下层级处的所述图案化导电层之间的粘接强度。
2.如权利要求1所述的器件，其中，所述另一图案化导电层限定导电元件的阵列以用于经由所述电介质层与上面的在所述下层级处的导电元件电容性耦合。
3.如权利要求2所述的器件，其中，所述另一图案化导电层限定导电元件的阵列以用于经由所述电介质层与所述下层级导电层的在所述下层级导电层内连接到漏电极的部分电容性耦合。
4.如权利要求3所述的器件，其中，所述下层级导电层的在所述下层级导电层内连接到漏电极的所述部分提供用于到更高层级的相应导电层间链接的基底。
5.如权利要求1所述的器件，其中，所述另一图案化导电层还限定用于所述晶体管阵列的栅极导体。
6.如权利要求5所述的器件，其中，所述晶体管阵列包括底栅晶体管和顶栅晶体管二者，在底栅晶体管中，栅极导体形成在源-漏电极之下，在顶栅晶体管中，栅极导体形成在源-漏电极之上；其中所述另一图案化导电层限定用于底栅晶体管的栅极导体。
7.如任一前述权利要求所述的器件，其中，所述器件衬底包括有机上表面。
8.如权利要求7所述的器件，其中，所述器件衬底包括用有机平坦化层涂敷的有机聚合物支承体。
9.如任一前述权利要求所述的器件，其中，所述电介质层包括无机材料。
10.如任一前述权利要求所述的器件，其中，所述堆叠还包括：有机材料层，用于提供源-漏电极之间的半导体沟道；以及栅极电介质元件，在所述半导体沟道与上面的栅极导体之间。
11.如任一前述权利要求所述的器件，其中，所述电介质层具有大于约5的介电常数。
12.如权利要求11所述的器件，其中，所述电介质层具有大约5至大约9.3之间的介电常数。
电子器件
技术领域
背景技术
[0002] 包括塑料、聚合物基底以及在聚合物基底的上表面上的有机平坦化层的器件衬底被用于制造具有改善的柔性的电子器件。国际专利申请No.PCT/EP2010/057863意识到了在这种器件衬底的有机表面与薄膜晶体管阵列的底部导电层之间实现良好粘合的挑战，并且公开了在所述有机表面与所述底部导电层之间提供中间铝氮化物层的技术。
发明内容
[0004] 提供一种包括晶体管阵列的器件，包括：图案化导电层，位于衬底上的层堆叠中的下和上层级处，所述图案化导电层定义所述晶体管阵列的栅极导体和源-漏电极；其中，所述层堆叠还包括在所述下层级之下的电介质层以及在所述电介质层之下的另一图案化导电层；其中，所述另一图案化导电层既经过所述电介质层在所述晶体管阵列中提供电功能，又定义开口，所述电介质层经由所述开口用于增加所述器件衬底与所述下层级处的图案化导电层之间的粘合强度。
[0005] 在一实施例中，所述另一图案化导电层定义导电元件的阵列，该导电元件的阵列用于经由所述电介质层与上面的在所述下层级处的导电元件电容性耦合。
[0006] 在一实施例中，所述另一图案化导电层定义导电元件的阵列，该导电元件的阵列用于经由所述电介质层与所述下层级导电层的在所述下层级导电层内连接到漏电极的部分电容性耦合。
[0007] 在一实施例中，所述下层级（level）导电层的在所述下层级导电层内连接到漏电极的部分提供用于到更高层级的相应导电层间链接的基底。
[0008] 在一实施例中，所述另一图案化导电层定义用于晶体管阵列的另一些栅极导体。
[0009] 在一实施例中，所述晶体管阵列包括底栅极晶体管和顶栅极晶体管二者，在底栅极晶体管中，所述栅极导体形成在源-漏电极之下，在顶栅极晶体管中，所述栅极导体形成在源-漏电极之上；其中所述另一图案化导电层定义用于底栅极晶体管的栅极导体。
[0010] 在一实施例中，所述器件衬底包括有机上表面。
[0011] 在一实施例中，所述器件衬底包括以有机平坦化层涂敷的有机聚合物支承体。
[0012] 在一实施例中，所述电介质层包括无机材料。
[0014] 在一实施例中，所述电介质层具有大于约5的介电常数。
[0016] 以下参照附图仅以示例方式详细描述本发明的实施例，附图中：
[0017] 图1的（a）是根据本发明第一实施例的TFT阵列的一部分的金属层的平面图；
[0018] 图1的（b）示出沿图1的（a）中的线C-C的横截面；
[0019] 图2的（a）是根据本发明第二实施例的混合TFT阵列的一部分的金属层的平面图；
[0020] 图2的（b）示出沿图2的（a）中的线A-A的横截面；
[0021] 图2的（c）示出沿图2的（a）中的线B-B的横截面。
具体实施方式
[0023] 在第一实施例和第二实施例二者中，器件衬底材料片材14经由粘接元件（未示出）（例如包括一个或更多丙烯酸粘接层的粘接元件）临时固定到刚性玻璃载体（未示出）。器件衬底材料片材14提供多个器件衬底，该多个器件衬底稍后在完成在载体上原位处理器件衬底之后从器件衬底材料片材14切割而成。刚性载体并不形成产品器件的部分，粘接元件包括粘接剂制成的一个或更多层，粘接剂的粘性可通过加热或UV辐照动作而减小以允许在制造工艺的稍后阶段从载体释放器件衬底。
[0025] 平坦化层提供在其上制造晶体管元件的均匀平滑表面。例如，平坦化层可以包括UV固化丙烯酸涂层或热固化纳米硅石/聚硅氧烷涂层。合适的有机平坦化材料的其它示例是氰基丙烯酸酯、环氧树脂、含氟聚合物、塑溶胶（plasticsol）和丙烯酸酯。可以使用例如刀片涂敷、丝网印制、柔性版印刷（flexographic printing）、喷涂、喷墨印刷、旋涂或缝涂等的技术来沉积平坦化层。
[0026] 在图1所示的第一实施例中，然后通过物理气相沉积技术（例如溅射）在平坦化层的整个表面上沉积金属层（例如金），金属层经受图案化技术（例如光刻）以定义导电元件8，导电元件8与相应TFT阵列的更高层级处的导电漏极焊盘6电容性耦合。同一图案化金属层还限定导电线路10，其提供导电元件8之间的导电链接。
[0027] 然后在衬底片材14以及图案化金属层上通过溅射涂敷以连续膜16的形式沉积无机电介质材料（例如铝氮化物）。
[0028] 然后通过物理气相沉积技术（例如溅射）直接在氮化物层16上沉积第二金属层（例如金），该金属层经受图案化技术（例如光刻）以限定每个晶体管阵列的源-漏电极对2和4、漏极焊盘6以及源极信号线路3。每个源-漏电极对之间的间隙限定相应晶体管的半导体沟道的宽度。漏极焊盘6经由导电链接（link）连接到相应的漏极电极4，并且提供到TFT阵列的更高层级处的相应像素电极（未示出）的相应层间导电连接的基底（base）。每个漏极焊盘还与TFT阵列的更低层级处的相应导电元件8交叠并电容性耦合。导电元件8设计为大于上面的漏极焊盘6，目的是即使由于例如在制造工艺期间衬底的变形导致导电元件8和漏极焊盘的相对位置发生一些变化，也能确保导电元件8与漏极焊盘6之间的一致并且可靠的电容性耦合。导电元件8与漏极焊盘之间的电容性耦合用于减小晶体管所表现的反冲（kick-back）电压，并且在TFT阵列用于控制显示器件的光学显示介质时改善驱动性能。
[0029] 限定导电元件8和导电线路10的下金属层被设计为使该下金属层（包括导电线路10）与源级线路3之间的重叠和电容性耦合最小化。
[0030] 下一步骤包括：形成TFT阵列的其余元件。其余元件包括：有机聚合物半导体材料层18，用于提供源-漏电极对之间的半导体沟道；一个或更多有机聚合物电介质材料层，用于提供将每个半导体沟道与同一晶体管的栅电极分隔开的栅极电介质元件；栅极线路12，其提供栅极电极以及用于寻址每个晶体管的装置；以及其它元件，例如经由相应的漏极焊盘6和层间连接而导电连接到相应的漏电极4的像素电极（未示出）。
[0031] 一旦背板TFT阵列得以完成，包括显示介质（未示出）的前板就层叠到背板，通过切割衬底材料2的片材并且从刚性载体释放所得器件衬底，将产品器件彼此分离。
[0032] 在图2所示的实施例中，TFT阵列包括顶栅和底栅晶体管的混合阵列。
[0033] 通过物理气相沉积技术（例如溅射）在平坦化层的整个表面上沉积金属层（例如金），该金属层经受图案化技术（例如光刻）以限定用于混合阵列的底栅TFT的栅极线路22。每个栅极线路22在相应的一系列底栅TFT的源/漏电极对之间的半导体沟道下面，并且提供用于寻址每个底栅晶体管的装置。
[0034] 然后在衬底片材14和图案化下金属层上通过溅射涂敷来沉积连续膜16形式的无机电介质材料（例如铝氮化物）。
[0035] 然后通过物理气相沉积技术（例如溅射）直接在氮化物层16上沉积第二金属层（例如金），该金属层经受图案化技术（例如光刻）以限定每个底栅和顶栅晶体管混合阵列的源-漏电极对2和4、漏极焊盘6和源级信号线路3。每个源-漏电极对之间的间隙限定相应晶体管的半导体沟道的宽度。漏极焊盘6经由同一图案化金属层内的导电线路连接到相应的漏极电极4，并且提供到TFT阵列的更高层级处的相应像素电极（未示出）的相应层间导电连接的基底。
[0036] 下一步骤包括：形成TFT阵列的其余元件。其余元件包括：有机聚合物半导体材料层18，用于提供源-漏电极对之间的半导体沟道；一个或多个有机聚合物电介质材料层，用于提供顶栅TFT的栅极电介质元件，其用于将每个半导体沟道与相应顶栅晶体管的栅电极分隔开；栅极线路12，其提供顶栅TFT的栅极电极以及用于寻址每个顶栅晶体管的装置；以及其它元件，例如经由相应的漏极焊盘6和层间连接而导电连接到相应的漏电极4的像素电极（未示出）。
[0037] 一旦背板TFT阵列得以完成，包括显示介质（未示出）的前板就层叠到背板，通过切割衬底材料2的片材并且从刚性载体释放所得器件衬底，将产品器件彼此分离。
[0038] 对于第一实施例和第二实施例二者，用于提供源-漏电极对2和4等的导电层的替选材料的示例是具有小于约5Ω/□的电阻率和至少约5电子伏的高功函数的材料。替选地，可以使用两种金属材料的双层以实现高电导率和高功函数。导电材料的组合的示例是：银（Ag）和铜（Cu）；以及镍氧化物（NiO）和钯（Pd）。
[0039] 在第一实施例和第二实施例中，通过柔性版印刷来沉积有机聚合物半导体材料。选择溶液浓度和沉积条件以产生优选在约50nm范围厚度的半导体干固体膜。合适的半导体材料的示例包括：聚(9,9'-二辛基芴-共-双-N,N')-(4-丁基苯基)二苯胺（TFB）和其它聚芴（例如聚(二辛基芴-共-并噻吩)（F8T2））；聚噻吩、并五苯或并五苯衍生物（例如三异丙基甲硅烷基乙炔基（Triisopropylsilylethynyl，TIPS）并五苯）。用于沉积半导体材料的涂敷技术的其它示例是旋涂、浸涂、刀片涂敷、棒式涂敷、狭缝涂敷、或喷涂、喷墨印刷、凹版印刷、平版（offset）印刷或丝网印刷、溅射涂敷和气相沉积。
[0040] 在第一实施例和第二实施例二者中，还通过柔性版印刷来沉积一个或多个有机聚合物栅极电介质材料层。根据WO01/47043中所描述的技术来谨慎地选择用于沉积半导体和栅极电介质材料的材料和溶剂，目的是通过沉积上面的栅极电介质层的工艺来使半导体层的劣化最小化。用于沉积有机聚合物栅极电介质材料的涂敷技术的其它示例是旋涂、浸涂、刀片涂敷、棒式涂敷、狭缝涂敷、或喷涂、喷墨印刷、凹版印刷、平版印刷或丝网印刷、溅射涂敷和气相沉积。
[0041] 可以使用的合适的可溶液处理的有机聚合物栅极电介质材料的示例是：聚苯乙烯（PS）、聚甲基丙烯酸甲酯（PMMA），其可溶于例如乙酸乙酯中； 其为可从AGC化学欧洲公司获得的非晶含氟聚合物，并且其可溶于例如全氟溶剂（例如全氟三丁胺（FC43））中；以及聚异丁烯（PIB）。每个栅极电介质元件可以具有多层构造，包括在半导体层与上栅极线路/电极12之间的两个或更多不同的电介质材料层的堆叠。
[0042] 在第一实施例和第二实施例中，通过用物理气相沉积技术（例如溅射）沉积上金属层（例如金）并使该金属层经受图案化技术（例如光刻）来提供上栅极线路12。用于栅极线路/电极12的其它合适的材料的示例包括其它高电导率的金属（例如铜（Cu））、含有银或其它金属的无机纳米颗粒的可溶液处理的材料、以及导电聚合物（例如PEDOT/PSS）。可以使用其它气相沉积技术（例如蒸镀）来沉积用于形成栅极线路的导电层。替选地，可以通过将可溶液处理的导电材料（或其前体）涂敷到下面的栅极电介质层上来沉积用于形成栅极线路的导电层。合适的涂敷技术的示例包括旋涂、浸涂、刀片涂敷、棒式涂敷、狭缝涂敷、凹版印刷、平版印刷、丝网印刷或喷墨印刷。
[0043] 在第一实施例和第二实施例二者中，绝缘氮化物层16用于三种功能：（i）提供用于导电元件8与漏极焊盘6之间的电容性耦合的电介质层（在图1所示的实施例中），或提供用于混合TFT阵列的底栅晶体管的栅极电介质元件（在图2所示的实施例中）；（ii）经由下图案化导电层中的开口来改善有机衬底14与（限定源/漏电极对2、4的）中间金属层之间的粘接；以及（iii）充当保护上面的电子元件（以及任何其它上面的敏感元件）不受经由塑料衬底14侵入的湿气和氧影响的屏障。
[0044] 对于（ii），绝缘氮化物层16与源/漏电极对2、4之间的粘接水平被发现为足够高，以使得不需要使用中间非贵金属层作为用于源/漏电极的粘接促进层。可以通过用于使用带测试来测量衬底上的金属的粘接的ASTM D3359-09标准测试方法来确认绝缘氮化物层16所提供的粘接的增大。更具体地，刀片用于将平行线切割到测试的对象层中（即，将要测量对下面的衬底的粘接的金属层），以创建切割线的栅格图案。粘接带放置在栅格上，并且被平滑，以与栅格图案化的对象层良好接触。然后利用自由端将粘接带回拉180度角，观察因此暴露的栅格图案化对象层的粘接失效。通过该测试，证实绝缘氮化物层16改进了中间金属层对下面的器件衬底片材14的平坦化层的粘接。通过没有栅格方形的对象层的脱离来表征良好的粘接。
[0045] 已发现，在其上沉积金的氮化物层16的表面处的氮化物纯度水平可以影响氮化物层16的粘接促进性能。在本发明该实施例中，采取了步骤来减少氮化物层16的表面处的氧的原子百分比。首先，在将溅射室向下泵到低于约1E-4Pa的基压（base pressure）并且将衬底留在这种低压下长时间之后，执行氮化物层16的溅射。这减少了溅射室中存在的氧水平，并且还减少了以湿气形式存在于塑料衬底片材14中的氧量。在所述低压下烘焙衬底将进一步有助于塑料衬底片材15的排气以及溅射室中的氧量的减少。此外，在氮化物层16的溅射沉积之后，氮化物层16经受等离子体处理（例如氩（Ar）或氮（N2）等离子体处理）。
发明人已经发现，可以通过超过90%的原子纯度（即，包括小于10原子百分比的氧的氮化物表面）来实现上面的金层和氮化物层16之间的良好粘接程度。
发明人已经发现，可以通过超过90%的原子纯度（即，包括小于10原子百分比的氧的氮化物表面）来实现上面的金层和氮化物层16之间的良好粘接程度。
[0046] 对于（iii），认为用于污染物（例如湿气和氧）到达这种制造工艺中的电子元件的一个重要路径是经由用于将器件衬底材料片材14固定到刚性载体的粘接元件的粘接层，包括粘接层与器件衬底材料片材16之间的界面。特别地，认为粘接层提供这些污染物经由粘接层与其它层（例如图1和图2中的上面的器件衬底材料片材14）的界面侵入的路径。氮化物层16提供抵抗这些物质的侵入的屏障。氮化物层16配置为提供不超过大约1至-7 2 2
10 g/m/天（例如0.5g/m/天）的水蒸汽传输速率（WVTR），其在以下条件下测量：大气压强；
100%相对湿度；38°C的温度。Mocon公司提供的水蒸汽渗透仪器可以用于测量水蒸汽传输速率。
10 g/m/天（例如0.5g/m/天）的水蒸汽传输速率（WVTR），其在以下条件下测量：大气压强；
100%相对湿度；38°C的温度。Mocon公司提供的水蒸汽渗透仪器可以用于测量水蒸汽传输速率。
[0047] 氮化物层16可以由完成功能（i）和（ii）并且优选地还有功能（iii）的另一中间层或中间层的堆叠来代替。具有大约5以上的介电常数的电介质层被发现是特别有利的。例如，50nm的溅射铝氮化物层具有大约8.9至9.3之间的介电常数。
[0048] 用于中间电介质层16的其它材料的示例是电绝缘的其它无机氮化物和无机氧化物，尤其是适合于通过溅射涂敷或其它气相沉积技术沉积的那些。也可以使用具有较高介电常数的聚合物型材料。
[0049] 无需对中间氮化物层16进行图案化以避免中间金属层的元件之间的短路，这从减少工艺步骤数量和减小工艺期间多层堆叠的弯曲和/或其它变形的风险的视角来看是有利的。中间层的至少5E12Ω/sq的电阻率被发现足以防止经由中间层16在源电极与漏电极之间的明显泄漏电流。此外，不必通过包括使用溶剂/刻蚀剂的光刻技术来对中间层16进行图案化具有如下优点：更好地避免在中间金属层之下积累溶剂残渣的风险。溶剂残渣的存在通常是不期望的，因为其可能扩散穿过器件，影响器件的整体性能和稳定性。
[0050] 在一实施例中，Ti/Au用于底部导电层，但从实现良好的粘接和在对底部导电层的光刻图案化期间防止不期望地去除底部导电层的想要保留为器件部件的部分的角度来看，铜被认为是更佳的。
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