晶体管器件及其制备方法
阅读：531发布：2020-05-08
专利汇可以提供晶体管器件及其制备方法专利检索，专利查询，专利分析的服务。并且本 申请 实施例 提供一种晶体管器件及其制备方法，该晶体管器件包括制作于衬底上的 外延 层、制作于外延层上的栅介质层。在栅介质层上制备有贯穿其中的栅凹槽，其中，该栅凹槽远离外延层的开口的宽度大于靠近外延层的开口的宽度，并且，该栅凹槽的内 侧壁 呈包含至少两个台阶的阶梯状。如此，通过斜坡状且包含多台阶的栅凹槽，可避免 电场 在栅凹槽处的突变，减缓电场的变化幅度，改善电场尖峰效应，进而提高器件可靠性。，下面是晶体管器件及其制备方法专利的具体信息内容。
1.一种晶体管器件，其特征在于，包括：
衬底；
基于所述衬底制作形成的外延层；
在所述外延层远离所述衬底的一侧制作形成的栅介质层；
其中，所述栅介质层上开设有贯穿其中的栅凹槽，所述栅凹槽远离所述外延层的开口的宽度大于靠近所述外延层的开口的宽度，所述栅凹槽的内侧壁呈包含至少两个台阶的阶梯状。
2.根据权利要求1所述的晶体管器件，其特征在于，所述晶体管器件还包括：
填充于所述栅凹槽内且与所述外延层接触的栅电极；
贯穿所述栅介质层且与所述外延层接触的源电极和漏电极，所述源电极和所述漏电极分别位于所述栅电极的两侧。
3.根据权利要求1所述的晶体管器件，其特征在于，所述栅凹槽的侧壁倾斜角度为25度-75度。
4.根据权利要求1所述的晶体管器件，其特征在于，所述栅介质层为包含相同致密性的介质材料的单介质层。
5.根据权利要求2所述的晶体管器件，其特征在于，所述栅电极包括：
填充于所述栅凹槽内的栅金属；
形成于所述栅介质层上除所述栅金属之外的区域上的钝化介质层；
形成于所述栅金属及所述钝化介质层上的与所述栅金属电气连接的栅场板。
6.根据权利要求1所述的晶体管器件，其特征在于，所述栅凹槽远离所述外延层的开口宽度为0.1um-1.0um。
7.一种晶体管器件制备方法，其特征在于，所述方法包括：
提供一衬底；
基于所述衬底制作形成外延层；
在所述外延层远离所述衬底的一侧制作形成栅介质层；
在所述栅介质层上制备贯穿所述栅介质层的栅凹槽，其中，所述栅凹槽远离所述外延层的开口的宽度大于靠近所述外延层的开口的宽度，所述栅凹槽的内侧壁呈包含至少两个台阶的阶梯状。
8.根据权利要求7所述的晶体管器件制备方法，其特征在于，所述方法还包括：
基于所述栅介质层制备贯穿所述栅介质层且与所述外延层接触的源电极和漏电极；
在所述栅凹槽内进行填充制备栅电极，所述栅电极与所述外延层接触且位于所述源电极和漏电极之间。
9.根据权利要求7所述的晶体管器件制备方法，其特征在于，所述在所述栅介质层上制备贯穿所述栅介质层的栅凹槽的步骤，包括：
通过光刻工艺在所述栅介质层表面形成光刻胶层，对所述光刻胶层进行曝光显影以形成贯穿所述光刻胶层的胶层凹槽；
基于所述栅介质层的对应于所述胶层凹槽的区域对所述栅介质层进行部分刻蚀；
利用等离子体处理工艺对所述光刻胶层进行灰化处理，以扩宽所述胶层凹槽；
基于所述栅介质层的对应于扩宽后的胶层凹槽的区域进行刻蚀，以形成侧壁为台阶状的栅凹槽，若所述栅凹槽已贯穿所述栅介质层则停止处理，若还未贯穿所述栅介质层，则重复执行利用等离子体处理工艺对所述光刻胶层进行灰化处理以扩宽胶层凹槽，及基于所述栅介质层的对应于扩宽后的胶层凹槽的区域进行刻蚀，直至形成的栅凹槽贯穿所述栅介质层为止。
10.根据权利要求9所述的晶体管器件制备方法，其特征在于，通过控制所述等离子体处理工艺的强度以及处理时长以调节所述栅凹槽远离所述外延层的开口的宽度，其中，该开口的宽度为0.1um-1.0um。
11.根据权利要求7所述的晶体管器件制备方法，其特征在于，所述在所述栅介质层上制备贯穿所述栅介质层的栅凹槽的步骤，包括：
在包含有氧气的气氛条件下，对所述栅介质层进行刻蚀以形成贯穿所述栅介质层的栅凹槽，通过控制所述氧气的含量调整所述栅凹槽的侧壁的倾斜角度，其中，所述栅凹槽的侧壁倾斜角度为25度-75度。
12.根据权利要求8所述的晶体管器件制备方法，其特征在于，所述在所述栅凹槽内进行填充制备栅电极的步骤，包括：
在所述栅凹槽内填充栅金属；
在所述栅介质层的除所述栅金属之外的区域制作形成钝化介质层；
在所述栅金属和所述钝化介质层上制作形成栅场板，以形成栅电极，其中所述栅场板与所述栅金属电气连接。
晶体管器件及其制备方法
技术领域
背景技术
[0002] 第三代半导体材料GaN由于具有大禁带宽度(3.4eV)、高电子饱和速率(2×107cm/10 10
s)、高的击穿电场(1×10 ～3×10 V/cm)、较高热导率、耐腐蚀和抗辐射性能等成为当前研究热点，具有广阔的应用前景。尤其是AlGaN/GaN异质结结构的高电子迁移率晶体管(High electron mobility transistors，HEMT)具有高频、高功率密度以及高工作温度等优点，在高温器件及大功率微波器件方面已显示出了较大的优势，在追求器件高频率、高压、高功率等方面吸引了众多的研究。
s)、高的击穿电场(1×10 ～3×10 V/cm)、较高热导率、耐腐蚀和抗辐射性能等成为当前研究热点，具有广阔的应用前景。尤其是AlGaN/GaN异质结结构的高电子迁移率晶体管(High electron mobility transistors，HEMT)具有高频、高功率密度以及高工作温度等优点，在高温器件及大功率微波器件方面已显示出了较大的优势，在追求器件高频率、高压、高功率等方面吸引了众多的研究。
[0003] 器件的稳定性和可靠性是决定器件能否大规模实用化的决定性因素。目前虽已有GaN基HEMT功率器件产品出售，但GaN基HEMT器件的稳定性和可靠性研究仍处于初期阶段，是当前国际研究热点，尚未建立完整、科学的测试和评价体系。AlGaN/GaN HEMT器件工作时会受到强电场和大电流的反复冲击，较高的结温和高温应用时的工作环境也会对器件性能产生影响。因此GaN基HEMT器件在电应力和高温下的退化机理是非常重要的问题。
[0004] 当前发现在AlGaN/GaN HEMT器件中存在电流崩塌现象，该现象是当前影响GaN基HEMT器件稳定性和实用化的最突出问题。这种电流崩塌现象会导致器件输出电流减小、导通电阻增加、输出功率下降，进而导致器件的性能恶化。虽然目前针对类似电学退化现象进行了大量研究，并提出了诸多退化机制。但是，器件的电学特性退化现象有多重表现形式，迄今为止，尚无一种完整理论可同时解释所有的退化现象。栅电极工艺已成为制作高性能的GaN基HEMT的最复杂、最核心的工艺，其工艺质量直接影响器件的功率、增益、效率、稳定性及可靠性等方面性能。在器件的电学特性退化原因分析统计发现栅电极退化因素占比最大，典型如栅极漏电增加、栅槽边缘衬底退化、栅金属向衬底扩散等。发明内容
[0006] 第一方面，本发明实施例提供一种晶体管器件，包括：
[0007] 衬底；
[0008] 基于所述衬底制作形成的外延层；
[0009] 在所述外延层远离所述衬底的一侧制作形成的栅介质层；
[0010] 其中，所述栅介质层上开设有贯穿其中的栅凹槽，所述栅凹槽远离所述外延层的开口的宽度大于靠近所述外延层的开口的宽度，所述栅凹槽的内侧壁呈包含至少两个台阶的阶梯状。
[0011] 在可选的实施方式中，所述晶体管器件还包括：
[0012] 填充于所述栅凹槽内且与所述外延层接触的栅电极；
[0013] 贯穿所述栅介质层且与所述外延层接触的源电极和漏电极，所述源电极和所述漏电极分别位于所述栅电极的两侧。
[0014] 在可选的实施方式中，所述栅凹槽的侧壁倾斜角度为25度-75度。
[0015] 在可选的实施方式中，所述栅介质层为包含相同致密性的介质材料的单介质层。
[0016] 在可选的实施方式中，所述栅电极包括：
[0017] 填充于所述栅凹槽内的栅金属；
[0019] 形成于所述栅金属及所述钝化介质层上的与所述栅金属电气连接的栅场板。
[0020] 在可选的实施方式中，所述栅电极、源电极和漏电极上分别制作形成有互联金属，以将所述栅电极、源电极和漏电极引出。
[0021] 在可选的实施方式中，所述栅凹槽远离所述外延层的开口宽度为0.1um-1.0um。
[0022] 第二方面，本申请实施例提供一种晶体管器件制备方法，所述方法包括：
[0023] 提供一衬底；
[0024] 基于所述衬底制作形成外延层；
[0025] 在所述外延层远离所述衬底的一侧制作形成栅介质层；
[0026] 在所述栅介质层上制备贯穿所述栅介质层的栅凹槽，其中，所述栅凹槽远离所述外延层的开口的宽度大于靠近所述外延层的开口的宽度，所述栅凹槽的内侧壁呈包含至少两个台阶的阶梯状。
[0027] 在可选的实施方式中，所述方法还包括：
[0028] 基于所述栅介质层制备贯穿所述栅介质层且与所述外延层接触的源电极和漏电极；
[0029] 在所述栅凹槽内进行填充制备栅电极，所述栅电极与所述外延层接触且位于所述源电极和漏电极之间。
[0030] 在可选的实施方式中，所述在所述栅介质层上制备贯穿所述栅介质层的栅凹槽的步骤，包括：
[0033] 利用等离子体处理工艺对所述光刻胶层进行灰化处理，以扩宽所述胶层凹槽；
[0034] 基于所述栅介质层的对应于扩宽后的胶层凹槽的区域进行刻蚀，以形成侧壁为台阶状的栅凹槽，若所述栅凹槽已贯穿所述栅介质层则停止处理，若还未贯穿所述栅介质层，则重复执行利用等离子体处理工艺对所述光刻胶层进行灰化处理以扩宽胶层凹槽，及基于所述栅介质层的对应于扩宽后的胶层凹槽的区域进行刻蚀，直至形成的栅凹槽贯穿所述栅介质层为止。
[0035] 在可选的实施方式中，通过控制所述等离子体处理工艺的强度以及处理时长以调节所述栅凹槽远离所述外延层的开口的宽度，其中，该开口的宽度为0.1um-1.0um。
[0036] 在可选的实施方式中，所述在所述栅介质层上制备贯穿所述栅介质层的栅凹槽的步骤，包括：
[0038] 在可选的实施方式中，所述在所述栅凹槽内进行填充制备栅电极的步骤，包括：
[0039] 在所述栅凹槽内填充栅金属；
[0040] 在所述栅介质层的除所述栅金属之外的区域制作形成钝化介质层；
[0041] 在所述栅金属和所述钝化介质层上制作形成栅场板，以形成栅电极，其中所述栅场板与所述栅金属电气连接。
[0042] 相对于现有技术而言，本申请具有以下有益效果：
[0043] 本申请实施例提供的晶体管器件及其制备方法，该晶体管器件包括制作于衬底上的外延层、制作于外延层上的栅介质层。在栅介质层上制备有贯穿其中的栅凹槽，其中，该栅凹槽远离外延层的开口的宽度大于靠近外延层的开口的宽度，并且，该栅凹槽的内侧壁呈包含至少两个台阶的阶梯状。如此，通过斜坡状且包含多台阶的栅凹槽，可避免电场在栅凹槽处的突变，减缓电场的变化幅度，改善电场尖峰效应，进而提高器件可靠性。
附图说明
[0045] 为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
[0046] 图1为本申请实施例提供的晶体管器件的结构图；
[0047] 图2为本申请实施例提供的晶体管器件的另一结构图；
[0048] 图3为本申请实施例提供的晶体管器件的另一结构图；
[0049] 图4为本申请实施例提供的晶体管器件制备方法的流程图；
[0050] 图5-图10为本申请实施例提供的晶体管器件制备方法中各步骤形成的器件的结构图；
[0051] 图11为现有技术中晶体管器件的栅凹槽边缘的电场尖峰示意图；
[0052] 图12为本申请实施例提供的晶体光器件的栅凹槽边缘的电场尖峰示意图。
[0053] 图标：10-衬底；20-外延层；30-栅介质层；31-栅凹槽；41-栅电极；42-源电极；43-漏电极；50-光刻胶层；51-胶层凹槽。
具体实施方式
[0054] 为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
[0055] 因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0056] 请参阅图1，本申请实施例提供一种晶体管器件，该晶体管器件包括衬底10，该衬底10可以是SiC衬底10、Si衬底10、蓝宝石衬底10、GaN衬底10，或者是本领域技术人员公知的任何其他适合外延生长GaN材料的衬底10，本申请对此不作具体限制。
[0057] 该晶体管器件还包括制作形成于衬底10上的外延层20，该外延层20可以是GaN、Si、GaAs、SiGe、SiC中的任意一种。在外延层20的远离衬底10的一侧制作形成有栅介质层30，该栅介质层30可以由SiN、SiO2、AlN、Al2O3等的任意一种介质材料组成。本实施例中，可以通过等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)、低压力化学气相沉积法(Low Pressure Chemical Vapor Deposition，LPCVD)、电感耦合增强型等离子体沉积法(ICP-PECVD)中的任意一种方式，在外延层20上沉积形成栅介质层30。
[0058] 本实施例中，所述栅介质层30可以为包含相同致密性的介质材料的单介质层，如此，可简化沉积形成栅介质层30的工艺。避免目前采用的利用不同致密度材料构成多层介质层以制备栅凹槽31，所存在的工艺繁杂的问题。
[0059] 在所述栅介质层30上开设有贯穿其中的栅凹槽31，其中，该栅凹槽31远离外延层20的开口的宽度大于靠近外延层20的开口的宽度。如此，栅凹槽31的侧壁即具有一定倾斜角度。本实施例中，栅凹槽31远离外延层20的开口宽度可为0.1um-1.0um。栅凹槽31远离外延层20的开口的宽度可通过控制制作工艺中的参数相应调节。
[0060] 其中，栅凹槽31的侧壁的倾斜角度若太大，将不利于后续栅极金属的覆盖，并且器件工作时栅凹槽31边缘的尖峰电场仍会较为明显，影响器件的可靠性。而若倾斜角度太小，则导致寄生电容较大，同样影响器件性能。
[0061] 基于上述研究，在本实施例中，所述栅凹槽31的侧壁倾斜角度可为25度-75度之间。
[0062] 此外，在本实施例中，所述栅凹槽31的内侧壁呈包含至少两个台阶的阶梯状。例如，可如图1中所示的包含两个台阶的栅凹槽31，也可如图2中所示的包含三个栅凹槽31。如此，栅凹槽31即从靠近外延层20的开口处，通过具有一定坡度且包含至少两个台阶的侧壁缓慢延伸至上部。
[0063] 通过上述对栅凹槽31的结构的设计，相比现有的垂直侧壁且只有一个变化台阶的栅凹槽31结构而言，电场在栅凹槽31处的变化可被分解为多次，从而起到缓解电场的变化幅度的目的，避免在栅凹槽31边缘出现突变，而造成电场尖峰效应，进而影响器件性能的问题。
[0064] 请参阅图3，在本实施例中，所述晶体管器件还包括填充于所述栅凹槽31内且与所述外延层20接触的栅电极41。栅电极41与外延层20形成肖特基接触，可用于控制器件沟道电流。晶体管器件还包括贯穿栅介质层30且与外延层20接触的源电极42和漏电极43，源电极42和漏电极43分别位于栅电极41的两侧。源电极42和漏电极43分别与外延层20形成欧姆接触。
[0065] 在本实施例中，所述栅电极41包括填充于所述栅凹槽31内的栅金属、形成于栅介质层30上除所述栅金属之外的区域上的钝化介质层，以及形成于栅金属及钝化介质层上的与栅金属电气连接的栅场板。
[0067] 在本实施例中，在栅电极41、源电极42和漏电极43上分别制作形成有互联金属，以将栅电极41、源电极42和漏电极43引出，以便于后续接通电源。
[0068] 本申请实施例提供的晶体管器件，通过在包含相同致密度的介质材料的单介质层上开设栅凹槽31，且栅凹槽31为具有一定坡度且侧壁包含至少两个台阶的阶梯状，通过多台阶的栅凹槽31结构优化器件工作时的栅电场分布，以改善栅凹槽31底部边缘的电场尖峰效应，提高器件可靠性。
[0069] 请参阅图4，本申请实施例还提供一种晶体管器件制备方法，该制备方法可用于制备上述晶体管器件，以下将对该制备方法的详细过程进行阐述。
[0070] 步骤S110，请参阅图5，提供一衬底10。其中，该衬底10可为SiC衬底10、Si衬底10、蓝宝石衬底10或GaN衬底10等。
[0071] 步骤S120，基于所述衬底10制作形成外延层20。该外延层20可以是GaN、AlGaN、Si、GaAs、SiGe、SiC中的任意一种。
[0072] 步骤S130，在所述外延层20远离所述衬底10的一侧制作形成栅介质层30。
[0073] 可通过PECVD、LPCVD、ICP-PECVD中的任意一种沉积方式，在外延层20上沉积形成栅介质层30。
[0074] 本实施例中，可在包含SiH4、NH4、N2等气体的气氛条件下进行栅介质层30的沉积。例如，可通过PECVD在2sccm-50sccm的SiH4、2sccm-50sccm的NH4、0sccm-1000sccm的N2等气体下，在功率10w-600w，气压100mTorr-2000mTorr条件下沉积SiN栅介质层30。形成的SiN栅介质层30的厚度可为200A-2000A，折射率为1.9-2.1。
[0075] 步骤S140，请结合参阅图6-图10，在所述栅介质层30上制备贯穿所述栅介质层30的栅凹槽31，其中，所述栅凹槽31远离所述外延层20的开口的宽度大于靠近所述外延层20的开口的宽度，所述栅凹槽31的内侧壁呈包含至少两个台阶的阶梯状。
[0076] 本实施例中，可通过光刻显影以及刻蚀的方式在栅介质层30上制备形成栅凹槽31。可选地，请参阅图6，可通过光刻工艺在栅介质层30表面形成光刻胶层50，对光刻胶层50进行曝光显影以形成贯穿光刻胶层50的胶层凹槽51。即通过胶层凹槽51暴露出部分栅介质层30。该胶层凹槽51的宽度可根据所需的栅凹槽31的宽度进行相应设定。
[0077] 请参阅图7，再基于栅介质层30的对应于胶层凹槽51的区域对栅介质层30进行部分刻蚀。即第一次对栅介质层30进行刻蚀时，对栅介质层30的刻蚀厚度可为栅介质层30的总厚度的一部分，不贯穿栅介质层30。
[0078] 为了在栅介质层30形成多台阶的栅凹槽31，可利用等离子体处理工艺对光刻胶层50进行灰化处理，以扩宽上述的胶层凹槽51，如图8所示。即在上述基础上，再暴露出部分的栅介质层30。
[0079] 基于栅介质层30的对应于扩宽后的胶层凹槽51的区域进行刻蚀，以形成内侧壁呈台阶状的栅凹槽31，如图9所示。应当理解，此次对栅介质层30进行刻蚀时，上一次刻蚀所形成的凹槽以及新暴露出的部分区域同时进行刻蚀，则上一次所形成的凹槽进一步加深深度，同时也对新暴露出的部分区域刻蚀一定深度，如此，上一次所形成的凹槽和新暴露出的部分区域在刻蚀之后，即形成台阶状。
[0080] 本实施例中，可根据实际的需求对工艺参数进行设置，从而控制所形成的台阶的个数以及形成的侧壁的倾斜度。
[0081] 若上述形成的栅凹槽31已贯穿栅介质层30则停止处理，若还未贯穿所述栅介质层30，则重复执行利用等离子体处理工艺对光刻胶层50进行灰化处理，以扩宽胶层凹槽51，及基于栅介质层30的对应于扩宽后的胶层凹槽51进行刻蚀，直至形成的栅凹槽31贯穿栅介质层30为止。例如，如图10所示，形成包含三个台阶的贯穿栅介质层30的栅凹槽31。
[0082] 实施时需注意，对光刻胶层50进行灰化处理，对光刻胶层50灰化处理的总厚度应当小于光刻胶层50的厚度，以避免将栅介质层30的整体表面暴露出。
[0083] 上述在对栅介质层30进行刻蚀时，可在包含有氧气的气氛条件下，对栅介质层30进行刻蚀以形成贯穿栅介质层30的栅凹槽31，该过程中，可通过控制氧气的含量调整栅凹槽31的侧壁的倾斜角度，其中，本实施例中，形成的栅凹槽31的侧壁倾斜角度为25度-75度。
[0084] 在通过等离子处理工艺对光刻胶层50进行灰化处理，以去除部分光刻胶时，可通过控制等离子体处理工艺的强度以及处理时长以调节栅凹槽31的上开口的宽度，其中，本实施例中，栅凹槽31的上开口宽度可为0.1um-1.0um。
[0085] 本实施例中，可通过刻蚀处理时氧气的含量调整栅凹槽31的倾斜角度，且可通过控制等离子体处理的强度和处理时长调整栅凹槽31的宽度，可对栅凹槽31的倾斜角度和宽度进行灵活调整，根据实际需求进行相应调整。
[0086] 以下将以形成包含三个台阶的栅凹槽31为例，对形成栅凹槽31的工艺过程进行介绍。需要说明的是，工艺过程中的参数仅为举例说明，具体的数值可根据实际情况进行设置，本实施例并不作具体限定。
[0087] 首先，在栅介质层30上涂覆一层光刻胶层50，并进行曝光显影以形成胶层凹槽51，暴露出部分栅介质层30。
[0088] 通过感应耦合等离子体刻蚀方法(Inductively Coupled Plasma，ICP)在5sccm-100sccm的CF4、5sccm-100sccm的CHF3、5sccm-100sccm的O2、5sccm-100sccm的N2等气体下，在功率20w-500w，气压100mTorr-1000mTorr的条件下，蚀刻栅介质层30形成凹槽结构，蚀刻深度可为200A。
[0089] 采用氧等离子体处理，对光刻胶层50进行灰化处理，以去除一定量光刻胶，从而扩宽形成的胶层凹槽51。光刻胶的去除量可根据工艺需求的台阶长度决定。可通过ICP在5sccm-100sccm的O2、0sccm-100sccm的N2等气体条件下，在功率20w-500w，气压100mTorr-
1000mTorr的条件下，氧等离子处理灰化光刻胶层50，光刻胶的蚀刻量可为200A。
1000mTorr的条件下，氧等离子处理灰化光刻胶层50，光刻胶的蚀刻量可为200A。
[0090] 通过ICP使用5sccm-100sccm CF4、5sccm-100sccm的CHF3、5sccm-100sccmO2、5sccm-100sccmN2等气体条件下，在功率20w-500w，气压100mTorr-1000mTorr条件下，刻蚀栅介质层30，以形成包含两个台阶的栅凹槽31，对栅介质层30的蚀刻深度可为200A。
[0091] 再采用氧等离子体处理，去除一定量光刻胶层50，通过ICP使用5sccm-100sccm O2、0sccm-100sccm N2等气体条件下，在功率20w-500w，气压100mTorr-1000mTorr条件下，氧等离子处理以去除部分光刻胶，进一步扩宽胶层凹槽51。
[0092] 通过ICP使用5sccm-100sccm CF4、5sccm-100sccm CHF3、5sccm-100sccm O2、5sccm-100sccm N2等气体条件下，在功率20w-500w，气压100mTorr-1000mTorr条件下，基于扩宽后的胶层凹槽51对应的栅介质层30进行刻蚀，以形成包含三个台阶的栅凹槽31，该栅凹槽31贯穿整个栅介质层30。
[0094] 请再次参阅图3，本实施例提供的制备方法中，还包括栅电极41、源电极42和漏电极43的制作，可基于栅介质层30制备贯穿栅介质层30且与外延层20接触的源电极42和漏电极43，并在栅凹槽31内进行填充制备栅电极41，其中，栅电极41与外延层20接触且位于源电极42和漏电极43之间。
[0095] 本实施例中，可在栅介质层30的表面的有源区以外区域采用离子注入工艺进行隔离，其中，有源区包括栅极区、源极区和漏极区。基于源极区和漏极区对栅介质层30进行刻蚀，以截止至外延层20。在刻蚀形成的通孔内，基于外延层20的表面蒸发金属Ti/Al/Ni/Au，并在高温条件下形成欧姆接触制作以制作形成源电极42和漏电极43。
[0096] 在进行栅电极41制作时，可在栅凹槽31内填充栅金属，并在栅介质层30的除栅金属之外的区域制作形成钝化介质层，并在栅金属和钝化介质层上制作形成栅场板，以形成栅电极41。其中，栅场板和栅金属电气连接。
[0097] 通过栅场板结构可大幅度提高器件击穿电压，又能一定程度上抑制电流崩塌，提高器件功率密度、功率附加效率，从而改善器件线性度和微波功率特性。
[0098] 在上述基础上，可在栅电极41、源电极42和漏电极43上分别制作形成互联金属，以将栅电极41、源电极42和漏电极43引出，以便于后续接通电源。
[0099] 本实施例所提供的制备方法制作形成的晶体管器件，其栅凹槽31为具有一定倾斜度且包含多个台阶的阶梯状，相比现有技术中所采用的垂直侧壁且具有单个台阶的栅凹槽31而言，可有效缓解电场在栅凹槽31边缘的突变现象，缓解电场尖峰效应。图11和图12分别示出了现有技术中的栅凹槽31结构的器件的栅凹槽31结构边缘的电场尖峰效应示意图，以及本实施例所形成的器件的栅凹槽31边缘情况。可以看出，本实施例所形成的器件，有效缓解了栅凹槽31边缘的电场尖峰效应。
[0100] 应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。
[0101] 综上所述，本申请实施例提供的晶体管器件及其制备方法，该晶体管器件包括制作于衬底10上的外延层20、制作于外延层20上的栅介质层30。在栅介质层30上制备有贯穿其中的栅凹槽31，其中，该栅凹槽31远离外延层20的开口的宽度大于靠近外延层20的开口的宽度，并且，该栅凹槽31的内侧壁呈包含至少两个台阶的阶梯状。如此，通过斜坡状且包含多台阶的栅凹槽31，可避免电场在栅凹槽31处的突变，减缓电场的变化幅度，改善电场尖峰效应，进而提高器件可靠性。
[0102] 以上所述，仅为本申请的各种实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。
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