一种电荷耦合功率MOSFET器件及其制造方法
专利汇可以提供一种电荷耦合功率MOSFET器件及其制造方法专利检索，专利查询，专利分析的服务。并且本 发明 涉及一种电荷耦合功率MOSFET器件及其制造方法，包括有源区、栅极引出区和终端保护区；有源区和栅极引出区设有第一沟槽，终端保护区设有第二沟槽；第一沟槽内的第一导电多晶 硅 和第二导电 多晶硅 由第二绝缘 氧 化层隔离，第二导电多晶硅与第一沟槽内壁由第一绝缘氧化层隔离；第二沟槽内的第三导电多晶硅与第二沟槽内壁由第四绝缘氧化层隔离；导电多晶硅上方的绝缘介质层设置 接触 孔，第二接触孔填充金属与第一导电多晶硅 欧姆接触 ，第三接触孔填充金属与第二导电多晶硅欧姆接触，第四接触孔填充金属与第三导电多晶硅欧姆接触；器件上方设有源极金属和 栅极金属 。本发明导通 电阻 低，栅漏电荷Qgd小，输入电容Ciss小，导通损耗低， 开关 损耗 低，工艺更为简单。，下面是一种电荷耦合功率MOSFET器件及其制造方法专利的具体信息内容。
1.一种电荷耦合功率MOSFET器件，在所述MOSFET器件俯视平面上，包括位于半导体基板的有源区、栅极引出区和终端保护区，所述终端保护区位于有源区和栅极引出区的外圈；
在所述MOSFET器件的截面上，半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间包括第一导电类型外延层及位于所述第一导电类型外延层下方的第一导电类型衬底，所述第一导电类型衬底；其特征是：
在所述MOSFET器件俯视平面上，所述栅极引出区内包括若干规则排布且相互平行设置的第一沟槽，所述有源区内包括若干规则排布且相互平行设置的第一沟槽，所述终端保护区内包括若干规则排布且相互平行设置的第二沟槽；在所述MOSFET器件的截面上，所述第一沟槽和第二沟槽设置于第一导电类型外延层的上部，所述第一沟槽位于栅极引出区和有源区，所述第二沟槽位于终端保护区；
在所述栅极引出区，所述第一沟槽内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层和第三绝缘氧化层，所述第一绝缘氧化层生长于第一沟槽侧壁的上部，第三绝缘氧化层生长于第一沟槽的下部并覆盖第一沟槽侧壁的下部及底部，第一绝缘氧化层与第三绝缘氧化层上下连接；第一沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由第一沟槽的上部向下延伸，且第一导电多晶硅在第一沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于第一沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第二绝缘氧化层隔离，所述第二绝缘氧化层与第三绝缘氧化层上下连接；第二导电多晶硅与第一沟槽内壁通过第一绝缘氧化层隔离；所述第一沟槽之间及第一沟槽和邻近第二沟槽之间设有第二导电类型掺杂区，所述第二导电类型掺杂区由第一主面向下延伸，其深度小于第二导电多晶硅的深度；所述栅极引出区的第一主面上方由绝缘介质层覆盖，第二导电多晶硅的上方设有第三接触孔，所述第三接触孔内填充第三接触孔填充金属，所述第三接触孔填充金属与第二导电多晶硅欧姆接触；栅极引出区上方设有栅极金属，所述栅极金属覆盖于绝缘介质层及第三接触孔填充金属上，栅极金属与第三接触孔填充金属电性相连；
在所述终端保护区，所述第二沟槽内淀积有第三导电多晶硅，且第三导电多晶硅位于第二沟槽的中心区；第二沟槽内设有第四绝缘氧化层，所述第四绝缘氧化层覆盖第二沟槽的侧壁及底部，同时覆盖终端保护区的第一主面上方；第三导电多晶硅与第二沟槽内壁通过第四绝缘氧化层隔离；所述终端保护区的第一主面上方由第四绝缘氧化层和绝缘介质层覆盖；所述第三导电多晶硅的上方设有第四接触孔，所述第四接触孔内填充第四接触孔填充金属，所述第四接触孔填充金属与第三导电多晶硅欧姆接触；终端保护区上方设有源极金属，所述源极金属覆盖于绝缘介质层之上；源极金属与第四接触孔填充金属电性相连；
在所述有源区，所述第一沟槽内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层和第三绝缘氧化层，所述第一绝缘氧化层生长于第一沟槽侧壁的上部，第三绝缘氧化层生长于第一沟槽的下部并覆盖第一沟槽侧壁的下部及底部，第一绝缘氧化层与第三绝缘氧化层上下连接；第一沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由第一沟槽的上部向下延伸，且第一导电多晶硅在第一沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于第一沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第二绝缘氧化层隔离，所述第二绝缘氧化层与第三绝缘氧化层上下连接；第二导电多晶硅与第一沟槽内壁通过第一绝缘氧化层隔离；所述第一沟槽之间及第一沟槽和邻近第二沟槽之间设有第二导电类型掺杂区，所述第二导电类型掺杂区由第一主面向下延伸，其深度小于第二导电多晶硅的深度；所述有源区的第一主面上方由绝缘介质层覆盖，第一导电多晶硅的上方设有第二接触孔，所述第二接触孔内填充第二接触孔填充金属，所述第二接触孔填充金属与第一导电多晶硅欧姆接触；相邻的第一沟槽间相对应的外壁上方均带有第一导电类型掺杂区，所述第一导电类型掺杂区的结深小于所述第二导电类型掺杂区的结深；相邻第一沟槽之间设有第一接触孔，所述第一接触孔内填充有第一接触孔填充金属，所述第一接触孔填充金属与第一导电类型掺杂区和第二导电类型掺杂区欧姆接触；所述第一沟槽和邻近第二沟槽之间设有第五接触孔，所述第五接触孔内填充有第五接触孔填充金属，所述第五接触孔填充金属与所述第二导电类型掺杂区欧姆接触；
所述栅极金属与源极金属相互隔离。
2.如权利要求1所述的电荷耦合功率MOSFET器件，其特征是：所述有源区和栅极引出区的第一沟槽之间的间距相同；所述终端保护区的第二沟槽的个数至少为1个，第二沟槽的宽度等于或者大于第一沟槽，第二沟槽与邻近第一沟槽的间距等于第一沟槽之间的间距，第二沟槽之间的间距等于或者大于第一沟槽之间的间距。
3.如权利要求1所述的电荷耦合功率MOSFET器件，其特征是：所述第四绝缘氧化层的厚度等于第三绝缘氧化层的厚度；所述第三绝缘氧化层的厚度大于第一绝缘氧化层的厚度；
所述第二绝缘氧化层的厚度大于第一绝缘氧化层的厚度。
4.如权利要求1所述的电荷耦合功率MOSFET器件，其特征是：所述第一导电多晶硅和第三导电多晶硅均与源极金属电性连接。
5.如权利要求1所述的电荷耦合功率MOSFET器件，其特征是：所述第一导电类型衬底的浓度大于第一导电类型外延层的浓度。
6.如权利要求1所述的电荷耦合功率MOSFET器件，其特征是：所述半导体基板的第二主面下方设有漏极金属。
7.一种电荷耦合功率MOSFET器件的制造方法，其特征是，包括以下步骤：
a、提供具有两个相对主面的半导体基板，两个相对主面包括第一主面以及与第一主面相对应的第二主面，在第一主面与第二主面间包括第一导电类型衬底以及第一导电类型外延层区，第一导电类型衬底位于第一导电类型外延层的下方，且第一导电类型衬底邻接第一导电类型外延层；
b、在上述半导体基板的第一主面上设置硬掩膜层，选择性地掩蔽和刻蚀硬掩膜层，以得到所需贯通硬掩膜层的掩膜层窗口；
c、利用上述硬掩膜层窗口，在第一主面上通过各向异性干法刻蚀半导体基板，在半导体基板的第一导电类型外延层内形成沟槽，所述沟槽包括第一沟槽和第二沟槽，第一沟槽和第二沟槽的深度均小于第一导电类型外延层的厚度；
d、去除上述第一主面上的硬掩膜层，并在第一主面及沟槽内壁生长第一绝缘氧化材料层，得到位于第二沟槽壁及第一主面上的第四绝缘氧化层、以及位于第一沟槽内壁的第三绝缘氧化层，且在第一沟槽和第二沟槽的中心区分别形成第一导电多晶硅淀积孔和第三导电多晶硅淀积孔；
e、在上述第一主面上淀积第一导电多晶硅材料层，所述第一导电多晶硅材料层覆盖于第一绝缘氧化材料层上，并填充于第一导电多晶硅淀积孔和第三导电多晶硅淀积孔内；
f、通过各向异性干法刻蚀，回刻第一主面上的第一导电多晶硅材料层，得到位于第一沟槽内的第一导电多晶硅和第二沟槽内的第三导电多晶硅；
g、通过光刻掩膜方式，选择性腐蚀去除有源区和栅极引出区表面的第一绝缘氧化材料层，同时去除第一沟槽内壁上部的第一绝缘氧化材料层，得到位于第一沟槽下部的第三绝缘氧化层；
h、在上述半导体基板的第一主面上生长第二绝缘氧化材料层，所述第二绝缘氧化材料层覆盖于第一主面和第四绝缘氧化层上，并覆盖于第一沟槽上部内壁，且得到包覆第一导电多晶硅的第二绝缘氧化层；第一绝缘氧化层与第一沟槽侧壁上的第二绝缘氧化材料层间形成第二导电多晶硅淀积孔；
i、在上述半导体基板的第一主面淀积第二导电多晶硅材料层，所述第二导电多晶硅材料层覆盖于第二绝缘氧化材料层及第二绝缘氧化层上，并填充于第二导电多晶硅淀积孔内；
j、去除上述半导体基板的第一主面上的第二导电多晶硅材料层及第二绝缘氧化材料层，得到位于第一沟槽侧壁上部的第一绝缘氧化层及位于第二导电多晶硅淀积孔内的第二导电多晶硅；
k、在上述半导体基板的第一主面上，自对准离子注入第二导电类型杂质离子，并通过高温推结形成第二导电类型掺杂区，所述第二导电类型掺杂区在第一导电类型外延层内的深度小于第二导电多晶硅在第一沟槽内向下延伸的距离；
l、在上述半导体基板的第一主面上，通过光刻掩膜方式，选择性注入高浓度的第一导电类型杂质离子，通过高温推结形成第一导电类型掺杂区；
m、在上述半导体基板的第一主面上淀积绝缘介质层，并对所述绝缘介质层和第四绝缘氧化层进行接触孔光刻和刻蚀，并刻蚀少量半导体基板，得到位于第一沟槽之间的第一接触孔，位于第一导电多晶硅上方的第二接触孔，位于第二导电多晶硅上方的第三接触孔，位于第三导电多晶硅上方的第四接触孔，及位于第一沟槽和邻近第二沟槽之间的第五接触孔；
n、在上述第一接触孔、第二接触孔、第三接触孔、第四接触孔、第五接触孔内填充接触孔填充金属，得到位于接触孔内的接触孔填充金属，包括第一接触孔填充金属、第二接触孔填充金属、第三接触孔填充金属、第四接触孔填充金属、第五接触孔填充金属；
所述第一接触孔填充金属与其下方的第一导电类型掺杂区及第二导电类型掺杂区欧姆接触；所述第二接触孔填充金属与第一导电多晶硅欧姆接触；所述第三接触孔填充金属与第二导电多晶硅欧姆接触；所述第四接触孔填充金属与第三导电多晶硅欧姆接触；所述第五接触孔填充金属与其下方的第二导电类型掺杂区欧姆接触；
o、在上述绝缘介质层和接触孔填充金属上淀积金属层，并对所述金属层进行光刻和刻蚀，得到源极金属和栅极金属；所述源极金属与第一接触孔填充金属、第二接触孔填充金属、第四接触孔填充金属和第五接触孔填充金属连接成等电位；所述栅极金属与第三接触孔填充金属等电位相连；
p、在上述半导体基板的第二主面设置漏极金属，所述漏极金属与第一导电类型基底欧姆接触。
8.如权利要求7所述的电荷耦合功率MOSFET器件的制造方法，其特征是：所述第一绝缘氧化层和第二绝缘氧化层为同一工艺制造层；所述第三绝缘氧化层和第四绝缘氧化层为同一工艺制造层；所述第一沟槽内的第一导电多晶硅和第二沟槽内的第三导电多晶硅为同一工艺制造层。
9.如权利要求7所述的电荷耦合功率MOSFET器件的制造方法，其特征是：所述第一沟槽内的第二绝缘氧化层的厚度为200Å 1000 Å；所述第一沟槽内的第三绝缘氧化层的厚度及~
第二沟槽内的第四绝缘氧化层的厚度为1000Å 10000 Å。
~
10.如权利要求7所述的电荷耦合功率MOSFET器件的制造方法，其特征是：所述第一导电多晶硅、第二导电多晶硅和第三导电多晶硅均为重掺杂多晶硅材料。
一种电荷耦合功率MOSFET器件及其制造方法
技术领域
背景技术
发明内容
在所述栅极引出区，所述第一沟槽内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层和第三绝缘氧化层，所述第一绝缘氧化层生长于第一沟槽侧壁的上部，第三绝缘氧化层生长于第一沟槽的下部并覆盖第一沟槽侧壁的下部及底部，第一绝缘氧化层与第三绝缘氧化层上下连接；第一沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由第一沟槽的上部向下延伸，且第一导电多晶硅在第一沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于第一沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第二绝缘氧化层隔离，所述第二绝缘氧化层与第三绝缘氧化层上下连接；第二导电多晶硅与第一沟槽内壁通过第一绝缘氧化层隔离；所述第一沟槽之间及第一沟槽和邻近第二沟槽之间设有第二导电类型掺杂区，所述第二导电类型掺杂区由第一主面向下延伸，其深度小于第二导电多晶硅的深度；所述栅极引出区的第一主面上方由绝缘介质层覆盖，第二导电多晶硅的上方设有第三接触孔，所述第三接触孔内填充第三接触孔填充金属，所述第三接触孔填充金属与第二导电多晶硅欧姆接触；栅极引出区上方设有栅极金属，所述栅极金属覆盖于绝缘介质层及第三接触孔填充金属上，栅极金属与第三接触孔填充金属电性相连；
在所述终端保护区，所述第二沟槽内淀积有第三导电多晶硅，且第三导电多晶硅位于第二沟槽的中心区；第二沟槽内设有第四绝缘氧化层，所述第四绝缘氧化层覆盖第二沟槽的侧壁及底部，同时覆盖终端保护区的第一主面上方；第三导电多晶硅与第二沟槽内壁通过第四绝缘氧化层隔离；所述终端保护区的第一主面上方由第四绝缘氧化层和绝缘介质层覆盖；所述第三导电多晶硅的上方设有第四接触孔，所述第四接触孔内填充第四接触孔填充金属，所述第四接触孔填充金属与第三导电多晶硅欧姆接触；终端保护区上方设有源极金属，所述源极金属覆盖于绝缘介质层之上；源极金属与第四接触孔填充金属电性相连；
在所述有源区，所述第一沟槽内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层和第三绝缘氧化层，所述第一绝缘氧化层生长于第一沟槽侧壁的上部，第三绝缘氧化层生长于第一沟槽的下部并覆盖第一沟槽侧壁的下部及底部，第一绝缘氧化层与第三绝缘氧化层上下连接；第一沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由第一沟槽的上部向下延伸，且第一导电多晶硅在第一沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于第一沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第二绝缘氧化层隔离，所述第二绝缘氧化层与第三绝缘氧化层上下连接；第二导电多晶硅与第一沟槽内壁通过第一绝缘氧化层隔离；所述第一沟槽之间及第一沟槽和邻近第二沟槽之间设有第二导电类型掺杂区，所述第二导电类型掺杂区由第一主面向下延伸，其深度小于第二导电多晶硅的深度；所述有源区的第一主面上方由绝缘介质层覆盖，第一导电多晶硅的上方设有第二接触孔，所述第二接触孔内填充第二接触孔填充金属，所述第二接触孔填充金属与第一导电多晶硅欧姆接触；相邻的第一沟槽间相对应的外壁上方均带有第一导电类型掺杂区，所述第一导电类型掺杂区的结深小于所述第二导电类型掺杂区的结深；相邻第一沟槽之间设有第一接触孔，所述第一接触孔内填充有第一接触孔填充金属，所述第一接触孔填充金属与第一导电类型掺杂区和第二导电类型掺杂区欧姆接触；所述第一沟槽和邻近第二沟槽之间设有第五接触孔，所述第五接触孔内填充有第五接触孔填充金属，所述第五接触孔填充金属与所述第二导电类型掺杂区欧姆接触；
所述栅极金属与源极金属相互隔离。
b、在上述半导体基板的第一主面上设置硬掩膜层，选择性地掩蔽和刻蚀硬掩膜层，以得到所需贯通硬掩膜层的掩膜层窗口；
c、利用上述硬掩膜层窗口，在第一主面上通过各向异性干法刻蚀半导体基板，在半导体基板的第一导电类型外延层内形成沟槽，所述沟槽包括第一沟槽和第二沟槽，第一沟槽和第二沟槽的深度均小于第一导电类型外延层的厚度；
d、去除上述第一主面上的硬掩膜层，并在第一主面及沟槽内壁生长第一绝缘氧化材料层，得到位于第二沟槽壁及第一主面上的第四绝缘氧化层、以及位于第一沟槽内壁的第三绝缘氧化层，且在第一沟槽和第二沟槽的中心区分别形成第一导电多晶硅淀积孔和第三导电多晶硅淀积孔；
e、在上述第一主面上淀积第一导电多晶硅材料层，所述第一导电多晶硅材料层覆盖于第一绝缘氧化材料层上，并填充于第一导电多晶硅淀积孔和第三导电多晶硅淀积孔内；
f、通过各向异性干法刻蚀，回刻第一主面上的第一导电多晶硅材料层，得到位于第一沟槽内的第一导电多晶硅和第二沟槽内的第三导电多晶硅；
g、通过光刻掩膜方式，选择性腐蚀去除有源区和栅极引出区表面的第一绝缘氧化材料层，同时去除第一沟槽内壁上部的第一绝缘氧化材料层，得到位于第一沟槽下部的第三绝缘氧化层；
h、在上述半导体基板的第一主面上生长第二绝缘氧化材料层，所述第二绝缘氧化材料层覆盖于第一主面和第四绝缘氧化层上，并覆盖于第一沟槽上部内壁，且得到包覆第一导电多晶硅的第二绝缘氧化层；第一绝缘氧化层与第一沟槽侧壁上的第二绝缘氧化材料层间形成第二导电多晶硅淀积孔；
i、在上述半导体基板的第一主面淀积第二导电多晶硅材料层，所述第二导电多晶硅材料层覆盖于第二绝缘氧化材料层及第二绝缘氧化层上，并填充于第二导电多晶硅淀积孔内；
j、去除上述半导体基板的第一主面上的第二导电多晶硅材料层及第二绝缘氧化材料层，得到位于第一沟槽侧壁上部的第一绝缘氧化层及位于第二导电多晶硅淀积孔内的第二导电多晶硅；
k、在上述半导体基板的第一主面上，自对准离子注入第二导电类型杂质离子，并通过高温推结形成第二导电类型掺杂区，所述第二导电类型掺杂区在第一导电类型外延层内的深度小于第二导电多晶硅在第一沟槽内向下延伸的距离；
l、在上述半导体基板的第一主面上，通过光刻掩膜方式，选择性注入高浓度的第一导电类型杂质离子，通过高温推结形成第一导电类型掺杂区；
m、在上述半导体基板的第一主面上淀积绝缘介质层，并对所述绝缘介质层和第四绝缘氧化层进行接触孔光刻和刻蚀，并刻蚀少量半导体基板，得到位于第一沟槽之间的第一接触孔，位于第一导电多晶硅上方的第二接触孔，位于第二导电多晶硅上方的第三接触孔，位于第三导电多晶硅上方的第四接触孔，及位于第一沟槽和邻近第二沟槽之间的第五接触孔；
n、在上述第一接触孔、第二接触孔、第三接触孔、第四接触孔、第五接触孔内填充接触孔填充金属，得到位于接触孔内的接触孔填充金属，包括第一接触孔填充金属、第二接触孔填充金属、第三接触孔填充金属、第四接触孔填充金属、第五接触孔填充金属。所述第一接触孔填充金属与其下方的第一导电类型掺杂区及第二导电类型掺杂区欧姆接触；所述第二接触孔填充金属与第一导电多晶硅欧姆接触；所述第三接触孔填充金属与第二导电多晶硅欧姆接触；所述第四接触孔填充金属与第三导电多晶硅欧姆接触；所述第五接触孔填充金属与其下方的第二导电类型掺杂区欧姆接触；
o、在上述绝缘介质层和接触孔填充金属上淀积金属层，并对所述金属层进行光刻和刻蚀，得到源极金属和栅极金属；所述源极金属与第一接触孔填充金属、第二接触孔填充金属、第四接触孔填充金属和第五接触孔填充金属连接成等电位；所述栅极金属与第三接触孔填充金属等电位相连；
p、在上述半导体基板的第二主面设置漏极金属，所述漏极金属与第一导电类型基底欧姆接触。
~
具体实施方式
26，所述栅极金属26覆盖于绝缘介质层14及第三接触孔填充金属20上，栅极金属26与第三接触孔填充金属20电性相连；所述第二沟槽4内淀积有第三导电多晶硅8，且第三导电多晶硅8位于第二沟槽4的中心区；第二沟槽4内设有第四绝缘氧化层6，所述第四绝缘氧化层6覆盖第二沟槽4的侧壁及底部，同时覆盖终端保护区的第一主面28上方；第三导电多晶硅8与第二沟槽4内壁通过第四绝缘氧化层6隔离；所述终端保护区的第一主面28上方由第四绝缘氧化层6和绝缘介质层14覆盖；所述第三导电多晶硅8的上方设有第四接触孔21，所述第四接触孔21内填充第四接触孔填充金属22，所述第四接触孔填充金属22与第三导电多晶硅8欧姆接触；终端保护区上方设有源极金属25，所述源极金属25覆盖于绝缘介质层14之上；源极金属25与第四接触孔填充金属22电性相连；
如图2所示，在所述MOSFET器件俯视平面上，所述有源区被终端区环绕；所述有源区内包括若干规则排布且相互平行设置的第一沟槽3，所述第一沟槽3内壁设有第一绝缘氧化层
10，第一导电多晶硅7位于所述第一沟槽3的中央，所述第一导电多晶硅7被第二绝缘氧化层
9包围，第二导电多晶硅11位于所述第一绝缘氧化层10和第二绝缘氧化层9之间；所述有源区设有第一接触孔15、第二接触孔17和第五接触孔23，所述第一接触孔15位于第一沟槽3之间，所述第二接触孔17位于第一导电多晶硅7之上，第二接触孔填充金属18与第一导电多晶硅7电性相连，所述第五接触孔23位于第一沟槽3和邻近的第二沟槽4之间；所述终端保护区内包括若干规则排布且相互平行设置的第二沟槽4，所述第二沟槽4环绕所述第一沟槽3；所述第二沟槽4中央设有第三导电多晶硅8；所述终端保护区设有第四接触孔21，所述第四接触孔21位于第三导电多晶硅8之上，第四接触孔填充金属22与第三导电多晶硅8电性相连；
源极金属25位于有源区和终端保护区之上，所述有源金属25与第一接触孔填充金属16、第二接触孔填充金属18、第四接触孔填充金属22和第五接触孔填充金属24电性相连；
如图2BB所示，在所述MOSFET器件俯视平面的BB截面上，包括有源区和终端保护区；所述N型外延层2内的上部设有第一沟槽3和第二沟槽4；所述第一沟槽3位于有源区，所述第二沟槽4位于终端保护区；所述第一沟槽3内壁表面生长绝缘氧化层，所述绝缘氧化层包括第一绝缘氧化层10和第三绝缘氧化层5，所述第一绝缘氧化层10生长于第一沟槽3侧壁的上部，第三绝缘氧化层5生长于第一沟槽3的下部并覆盖第一沟槽3侧壁的下部及底部，第一绝缘氧化层10与第三绝缘氧化层5上下连接；第一沟槽3内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅7和第二导电多晶硅11，所述第一导电多晶硅7与第二导电多晶硅11均由第一沟槽3的上部向下延伸，且第一导电多晶硅7在第一沟槽3内延伸的距离大于第二导电多晶硅11延伸的距离；第一导电多晶硅7位于第一沟槽3的中心区，第二导电多晶硅11位于第一导电多晶硅7的两侧，第一导电多晶硅7与第二导电多晶硅11间通过第二绝缘氧化层9隔离，所述第二绝缘氧化层9与第三绝缘氧化层5上下连接；第二导电多晶硅11与第一沟槽3内壁通过第一绝缘氧化层10隔离；所述第一沟槽3之间及第一沟槽3和邻近第二沟槽4之间设有P阱掺杂区12，所述P阱掺杂区12由第一主面28向下延伸，其深度小于第二导电多晶硅11的深度；所述有源区的第一主面28上方由绝缘介质层14覆盖，第一导电多晶硅7的上方设有第二接触孔17，所述第二接触孔17内填充第二接触孔填充金属18，所述第二接触孔填充金属18与第一导电多晶硅7欧姆接触；相邻的第一沟槽3间相对应的外壁上方均带有N+掺杂区13，所述N+掺杂区13的结深小于所述P阱掺杂区12的结深；相邻第一沟槽3之间设有第一接触孔15，所述第一接触孔15内填充有第一接触孔填充金属16，所述第一接触孔填充金属16与N+掺杂区13和P阱掺杂区12欧姆接触；所述第一沟槽3和邻近第二沟槽4之间设有第五接触孔23，所述第五接触孔23内填充有第五接触孔填充金属24，所述第五接触孔填充金属24与所述P阱掺杂区12欧姆接触；所述第二沟槽4内淀积有第三导电多晶硅8，且第三导电多晶硅8位于第二沟槽4的中心区；第二沟槽4内设有第四绝缘氧化层6，所述第四绝缘氧化层6覆盖第二沟槽4的侧壁及底部，同时覆盖终端保护区的第一主面28上方；第三导电多晶硅8与第二沟槽4内壁通过第四绝缘氧化层6隔离；所述终端保护区的第一主面28上方由第四绝缘氧化层6和绝缘介质层14覆盖；所述第三导电多晶硅8的上方设有第四接触孔21，所述第四接触孔21内填充第四接触孔填充金属22，所述第四接触孔填充金属22与第三导电多晶硅8欧姆接触；有源区和终端保护区上方设有源极金属25，所述源极金属25覆盖于绝缘介质层14、第一接触孔填充金属16、第二接触孔填充金属18、第四接触孔填充金属22及第五接触孔填充金属24之上，源极金属25与第一接触孔填充金属16、第二接触孔填充金属18、第四接触孔填充金属22及第五接触孔填充金属24电性相连。
如图3AA和图3BB所示：所述N型外延层2邻接N+衬底1；半导体基板的材料包括硅；
b、在上述半导体基板的第一主面上28设置硬掩膜层30，选择性地掩蔽和刻蚀硬掩膜层
30，以得到所需贯通硬掩膜层的掩膜层窗口31；
如图4AA和图4BB所示：所述硬掩膜层30可以采用LPTEOS、热氧化二氧化硅加化学气相淀积二氧化硅或热氧化二氧化硅加氮化硅，其后通过光刻和各向异性刻蚀形成硬掩膜层；
c、利用上述硬掩膜层窗口31，在第一主面上28通过各向异性干法刻蚀半导体基板，在半导体基板的N型外延层2内形成沟槽，所述沟槽包括第一沟槽3和第二沟槽4，第一沟槽3和第二沟槽4的深度均小于N型外延层2的厚度，第二沟槽4的宽度等于第一沟槽3的宽度；
如图5AA和图5BB所示：所述第一沟槽3和第二沟槽4为同一步工艺刻蚀而成，第一沟槽3和第二沟槽4均从第一主面28向下延伸；
d、去除上述第一主面28上的硬掩膜层30，并在第一主面28及沟槽内壁生长第一绝缘氧化材料层32，得到位于第二沟槽4内壁及第一主面28上的第四绝缘氧化层6、以及位于第一沟槽3内壁的第三绝缘氧化层5，且在第一沟槽3和第二沟槽4的中心区分别形成第一导电多晶硅淀积孔33和第三导电多晶硅淀积孔34；
如图6AA和图6BB所示：所述第一绝缘氧化材料层32在第一沟槽3下部的厚度与第三绝缘氧化层5的厚度一致；所述第一绝缘氧化材料层32在第一沟槽3内的总宽度小于第一沟槽
3的宽度，在第二沟槽4内的总宽度小于第二沟槽4的宽度，从而能够在第一沟槽3和第二沟槽4的中心区分别形成第一导电多晶硅淀积孔33和第三导电多晶硅淀积孔34；
e、在上述第一主面28上淀积第一导电多晶硅材料层35，所述第一导电多晶硅材料层35覆盖于第一绝缘氧化材料层32上，并填充于第一导电多晶硅淀积孔33和第三导电多晶硅淀积孔34内；
如图7AA和图7BB所示：通过淀积第一导电多晶硅材料层35，将第一导电多晶硅淀积孔
33和第三导电多晶硅淀积孔34均填满；
f、通过各向异性干法刻蚀，回刻第一主面28上的第一导电多晶硅材料层35，得到位于第一沟槽3内的第一导电多晶硅7和第二沟槽4内的第三导电多晶硅8；
如图8AA和图8BB所示：通过各向异性干法刻蚀，可形成第一沟槽3内的第一导电多晶硅
7和第二沟槽4内的第三导电多晶硅8；
g、通过光刻掩膜方式，选择性腐蚀去除有源区和栅极引出区表面的第一绝缘氧化材料层32，同时去除第一沟槽3内壁上部的第一绝缘氧化材料层32，得到位于第一沟槽下部的第三绝缘氧化层5；
如图9AA和图9BB所示：去除第一主面28上，第一绝缘栅氧化层材料32，并去除需要形成第一绝缘氧化层10部位的第一绝缘氧化材料层32，从而得到第三绝缘氧化层5，所述第三绝缘氧化层5包覆第一导电多晶硅7的下部；第三绝缘栅氧化层5的厚度为1000Å 10000 Å；
~
h、在上述半导体基板的第一主面28上生长第二绝缘氧化材料层36，所述第二绝缘氧化材料层36覆盖于第一主面28和第四绝缘氧化层6上，并覆盖于第一沟槽3上部内壁，且得到包覆第一导电多晶硅7的第二绝缘氧化层9；第一绝缘氧化层10与第一沟槽3侧壁上的第二绝缘氧化材料层36间形成第二导电多晶硅淀积孔37；
如图10AA和图10BB所示：通过第二绝缘栅氧化材料层36可同时形成第一绝缘氧化层10及第二绝缘氧化层9，第一绝缘氧化层10与第三绝缘氧化层9为同一工艺制造层；通过第二导电多晶硅淀积孔37可形成第二导电多晶硅11；第一绝缘栅氧化层10的厚度为200Å 1000 ~
Å；
i、在上述半导体基板的第一主面28淀积第二导电多晶硅材料层38，所述第二导电多晶硅材料层38覆盖于第二绝缘氧化材料层36及第二绝缘氧化层9上，并填充于第二导电多晶硅淀积孔37内；
如图11AA和图11BB所示：通过淀积第二导电多晶硅材料层38，可在第二导电多晶硅淀积孔37内形成第二导电多晶硅11；
j、去除上述半导体基板的第一主面28上的第二导电多晶硅材料层38及第二绝缘氧化材料层36，得到位于第一沟槽3侧壁上部的第一绝缘氧化层10及位于第二导电多晶硅淀积孔37内的第二导电多晶硅11；
如图12AA和图12BB所示：同时去除第一主面28上的第二导电多晶硅材料层38及第二绝缘氧化材料层36，从而在第一沟槽3内同时得到第一绝缘栅氧化层10和第二导电多晶硅11；
k、在上述半导体基板的第一主面28上，自对准离子注入P型杂质离子，并通过高温推结形成P阱掺杂区12，所述P阱掺杂区12在N型外延层2内的深度小于第二导电多晶硅11在第一沟槽3内向下延伸的距离；
如图13AA和图13BB所示：自对准注入的P型杂质离子可为常用的B离子；
l、在上述半导体基板的第一主面28上，通过光刻掩膜方式，选择性注入高浓度的N型杂质离子，通过高温推结形成N+掺杂区13；
如图14AA和图14BB所示：注入高浓度的N型杂质离子可为As离子或者Ph离子，N+掺杂区
13形成MOSFET器件的源区；
m、在上述半导体基板的第一主面28上淀积绝缘介质层14，对所述绝缘介质层14和第四绝缘氧化层6进行接触孔光刻和刻蚀，并刻蚀少量半导体基板，得到位于第一沟槽3之间的第一接触孔15，位于第一导电多晶硅7上方的第二接触孔17，位于第二导电多晶硅11上方的第三接触孔19，位于第三导电多晶硅8上方的第四接触孔21，及位于第二沟槽4和邻近第一沟槽3之间的第五接触孔23；
如图15AA和图15BB所示：不同接触孔位于不同局域，且对应氧化层的刻蚀厚度不相同，可通过调整接触孔的宽度，使各接触孔的深宽比基本一致，从而降低刻蚀工艺难度；半导体基板的刻蚀量为0.4um 0.5um；
~
n、在上述第一接触孔15、第二接触孔17、第三接触孔19、第四接触孔21、第五接触孔23内填充接触孔填充金属，得到位于接触孔内的接触孔填充金属，包括第一接触孔填充金属
16、第二接触孔填充金属18、第三接触孔填充金属20、第四接触孔填充金属22、第五接触孔填充金属24。所述第一接触孔填充金属16与其下方的P阱掺杂区12及N+掺杂区13欧姆接触；
所述第二接触孔填充金属18与第一导电多晶硅7欧姆接触；所述第三接触孔填充金属20与第二导电多晶硅11欧姆接触；所述第四接触孔填充金属22与第三导电多晶硅8欧姆接触；所述第五接触孔填充金属24与其下方的P阱掺杂区12欧姆接触；
如图16AA和图16BB所示：接触孔填充金属为钨、铜或铝；
o、在上述绝缘介质层和接触孔填充金属上淀积金属材料层，并对所述金属材料层进行光刻和刻蚀，得到源极金属25和栅极金属26；所述源极金属25与第一接触孔填充金属16、第二接触孔填充金属18、第四接触孔填充金属22和第五接触孔填充金属24连接成等电位；所述栅极金属26与第三接触孔填充金属20等电位相连；
如图17AA和图17BB所示：在绝缘介质层和接触孔填充金属上淀积金属材料层，并对所述金属材料层进行光刻和刻蚀，形成功率MOSFET器件的源极端和栅极端；
p、在上述半导体基板的第二主面29设置漏极金属27，所述漏极金属27与N+衬底1欧姆接触。
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