技术领域
[0001] 本
发明实施例涉及
半导体器件制造技术领域，尤其涉及一种超结器件的制造方法及超结器件。
背景技术
[0002] 功率半导体器件是功率集成
电路系统中的核心部分之一，是构成电
力电子变换装置的重要器件,其性能优劣直接影响功率集成系统产品的竞争力。击穿
电压和导通
电阻是功率半导体器件的关键指标，传统功率VDMOS器件的导通电阻和
击穿电压存在2.5次方的关系，这种关系被人们称为“
硅限”，这种“硅限”是器件功耗进一步降低的
瓶颈。为此提出了超结原理，并研究出新型超结功率器件。超结VDMOS的漂移区由重掺杂的N型柱区和P型柱区所构成，所以它的导通电阻与击穿电压呈线性关系，比传统MOSFET的导通电阻降低了五分之一到二分之一。
[0003] 与传统高压MOSFET相比较，超结MOS器件存在交替排列的深P型柱区和深N型柱区。对超结MOS器件来说，P型柱区的结深一般要在30um以上，而仅用传统的
离子注入和高温
退火的组合方法已不可行。目前，通常采用多次
外延层生长工艺实现优质超结MOS器件的深P型柱区，但是，采用该工艺在
外延生长多层
单晶硅层的过程中，工艺气体流量为60～80slm，工艺
温度为900～1100℃，使得单晶硅的生长速度大于4um/min，
发明人发现，在该制备工艺下不同单晶硅层的晶格长度都会发生变化，在不同单晶硅层之间会发生晶格位错或倾斜，进而大大降低了不同单晶硅层之间的光的透射率，因此，在
光刻单晶硅层时，必须在各层(最上层除外)单晶硅层上制备光刻对位标记，才能使各层单晶硅层精确对位，增加了工艺流程、工艺难度、制造成本及制程时间，降低了超结器件的良率。
发明内容
[0004] 有鉴于此，本发明的目的是提出一种超结器件的制造方法及超结器件，以简化制程过程、节省制程时间、降低制造成本及提高超结器件的良率。
[0005] 为实现上述目的，本发明采用如下技术方案：
[0006] 一方面，本发明实施例提供了一种超结器件的制造方法，包括：
[0007] 以1～2um/min的单晶硅生长速度在第一类型衬底上外延生长n层第一类型的单晶硅层，以最多在n-2层单晶硅层上形成与所述第一类型衬底上的第一光刻对位标记正对的第二光刻对位标记，且当n大于或等于4时，除最上层单晶硅层外，在任意相邻三层单晶硅层中的至少一层单晶硅层上形成所述第二光刻对位标记；
[0008] 根据所述第一光刻对位标记和所述第二光刻对位标记，对每层单晶硅层进行光刻，以留出至少两个离子注入窗口；
[0009] 通过所述离子注入窗口对每层单晶硅层进行第二类型离子注入，以在n层单晶硅层中形成至少两个离子注入区；
[0010] 将所述n层单晶硅层经高温推阱，使所述离子注入区形成第二类型柱区，且相邻两个所述第二类型柱区之间的单晶硅层为第一类型柱区。
[0011] 进一步的，以1～2um/min的单晶硅生长速度在第一类型衬底上外延生长n层第一类型的单晶硅层，包括：
[0012] 外延生长n层单晶硅层时，控制氢气流量在20～30slm，并控制单晶硅生长温度在1100～1200℃。
[0013] 进一步的，当n大于或等于4时，除最上层单晶硅层外，在任意相邻三层单晶硅层中的至少一层单晶硅层上形成所述第二光刻对位标记，包括：
[0014] 当n大于或等于4时，除最上层单晶硅层外，在任意相邻三层单晶硅层中的一层单晶硅层上形成所述第二光刻对位标记。
[0015] 进一步的，当n大于或等于4时，除最上层单晶硅层外，在任意相邻三层单晶硅层中的一层单晶硅层上形成所述第二光刻对位标记，包括：
[0016] 按照从下到上的顺序，每三层单晶硅层分为一组，除n层单晶硅层的最上层单晶硅层外，在每组的最上层单晶硅层上形成所述第二光刻对位标记。
[0017] 进一步的，所述超结器件的结深大于30um，所述n层单晶硅层中的最下层单晶硅层的厚度大于10um，其他单晶硅层的厚度为8～9um。
[0018] 进一步的，第一类型为N型，第二类型为P型。
[0019] 另一方面，本发明实施例提供了一种超结器件，包括：
[0020] 第一类型衬底，其中，所述第一类型衬底上设有第一光刻对位标记；
[0021] n层第一类型的单晶硅层，外延生长于所述第一类型衬底上；n层单晶硅层中包括至少两个第二类型柱区，且相邻两个所述第二类型柱区之间的单晶硅层为第一类型柱区；
[0022] 其中，n层单晶硅层以1～2um/min的单晶硅生长速度外延生长，最多n-2层单晶硅层上形成有与所述第一光刻对位标记正对的第二光刻对位标记，且当n大于或等于4时，除最上层单晶硅层外，任意相邻三层单晶硅层中的至少一层单晶硅层上形成有所述第二光刻对位标记。
[0023] 进一步的，外延生长n层单晶硅层的工艺中，氢气流量为20～30slm，温度为1100～1200℃。
[0024] 进一步的，当n大于或等于4时，除最上层单晶硅层外，任意相邻三层单晶硅层中的一层单晶硅层上形成有所述第二光刻对位标记。
[0025] 进一步的，按照从下到上的顺序，每三层单晶硅层分为一组，除n层单晶硅层的最上层单晶硅层外，每组的最上层单晶硅层上形成有所述第二光刻对位标记。
[0026] 进一步的，所述超结器件的结深大于30um，所述n层单晶硅层中的最下层单晶硅层的厚度大于10um，其他单晶硅层的厚度为8～9um。
[0027] 进一步的，第一类型为N型，第二类型为P型。
[0028] 本发明的有益效果是：本发明实施例提供的超结器件的制造方法及超结器件，在外延生长多层单晶硅层时，控制单晶硅的生长速度在1～2um/min的范围内，使得各层单晶硅层的晶格长度保持一致，各层单晶硅层之间不会发生大的晶格位错或倾斜，大大降低了各层单晶硅层之间的光线散射，从而提高了光的透射率，进而提高了下层单晶硅层上光刻对位标记的能见度，因此，不必在每层单晶硅层上形成光刻对位标记，便可保证光刻对位标记满足光刻精确对准的要求，从而简化了现有多层单晶硅外延工艺的制程过程、节省了制程时间以及降低了超结器件的制造成本；另外，每层单晶硅层上都形成光刻对位标记时，一旦一次光刻对位标记制作超出容差，就会造成光刻区域错位，导致超结器件的良率降低，因此，本发明实施例通过减少光刻对位标记的制作，还可提高超结器件的良率。
附图说明
[0029] 下面将通过参照附图详细描述本发明的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中：
[0030] 图1是本发明实施例提供的超结器件的制造方法的流程示意图；
[0031] 图2a-2l是本发明实施例提供的超结器件的制造方法各流程对应的超结器件的结构剖面图；
[0032] 图3是本发明实施例提供的超结器件的外延层结构示意图；
[0033] 图4是本发明实施例提供的超结器件的结构示意图；
[0034] 图5是本发明实施例提供的另一种超结器件的结构示意图。
具体实施方式
[0035] 下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
[0036] 图1是本发明实施例提供的超结器件的制造方法的流程示意图。该方法适用于在外延生长多层单晶硅层工艺中，对各层单晶硅层进行光刻精确对准的情况。如图1所示，该方法包括：
[0037] 步骤110、以1～2um/min的单晶硅生长速度在第一类型衬底上外延生长n层第一类型的单晶硅层，以最多在n-2层单晶硅层上形成与第一光刻对位标记正对的第二光刻对位标记，且当n大于或等于4时，除最上层单晶硅层外，在任意相邻三层单晶硅层中的至少一层单晶硅层上形成第二光刻对位标记。
[0038] 本发明实施例以1～2um/min的速度外延生长多层单晶硅层，具体根据各层单晶硅层所需厚度，在1～2um/min范围内调整单晶硅的生长速度，例如，当单晶硅层厚度为11um时，单晶硅的生长速度控制在1.8um/min，当单晶硅层厚度为8um时，单晶硅的生长速度控制在1.2um/min。由此，制备的各层单晶硅层的晶格长度可保持一致，各层单晶硅层之间不会发生大的晶格位错或倾斜，大大降低了各层单晶硅层之间的光线散射，可使光线散射率从现有的80％降低至30％，从而使下层第一光刻对位标记或第二光刻对位标记的能见度提高50％，可保证透过该第一光刻对位标记或第二光刻对位标记之上的第二层单晶硅层，仍可看清该第一光刻对位标记或第二光刻对位标记。因此，不必在每层单晶硅层上形成光刻对位标记，便可保证光刻对位标记满足光刻精确对准的要求。
[0039] 为形成超结器件，通常需要至少3次单晶硅外延生长，示例性的，当n等于3时，可最多在1层单晶硅层上形成与第一光刻对位标记正对的第二光刻对位标记。可选的，参考图2a，以1～2um/min的单晶硅生长速度依次在第一类型衬底10上外延生长3层第一类型的单晶硅层20，其中第一类型衬底10上形成有第一光刻对位标记11，通过上述外延生长工艺，在外延生长第三层单晶硅层时，第一光刻对位标记11仍可看清，满足光刻精确对准的要求，因此，在3层单晶硅层20上均不必形成第二光刻对位标记。可选的，参考图2b，基于图2a，可仅在第一次外延的单晶硅层上形成第二光刻对位标记21，或者，参考图2c，可仅在第二次外延的单晶硅层上形成第二光刻对位标记21，由此，在节省一道形成光刻对位标记工艺步骤的情况下，进一步提高后续离子注入时光刻对准的精确度。
[0040] 示例性的，当n大于或等于4时，相对于
现有技术，也可节省至少一道形成光刻对位标记的工艺步骤。以n等于4为例进行说明，可选的，参考图2d，可在第一次外延和第二次外延的单晶硅层上形成第二光刻对位标记21，由此，可节省一道形成光刻对位标记工艺步骤，节省了制程时间以及降低了制造成本；参考图2e，可仅在第二次外延的单晶硅层上形成第二光刻对位标记21，或者，参考图2f，可仅在第三次外延的单晶硅层上形成第二光刻对位标记21，由此，可节省两道形成光刻对位标记工艺步骤，进一步节省了制程时间以及降低了制造成本。当n大于4时，可参考上述方法在单晶硅层上形成第二光刻对位标记。
[0041] 另外，为了使下层第一光刻对位标记和第二光刻对位标记不被上层外延生长的单晶硅填充掉，第一光刻对位标记和第二光刻对位标记可用不适合单晶硅生长的
氧化物填充。
[0042] 步骤120、根据第一光刻对位标记和第二光刻对位标记，对每层单晶硅层进行光刻，以留出至少两个离子注入窗口。
[0043] 示例性的，在外延生长每层单晶硅层之后，都要对单晶硅层进行光刻，以留出至少两个离子注入窗口。以图2f的结构为例，参考图2g，在第一次外延生长的单晶硅层20上涂覆一层
光刻胶22，将掩膜板(图中未示出)上的对位标记对准第一类型衬底10上的第一光刻对位标记11，对光刻胶22进行曝光，留出离子注入窗口23，以此至第四次外延生长单晶硅层后，参考图2h，在第四次外延生长的单晶硅层20上涂覆一层光刻胶24，将上述掩膜板上的对位标记对准第三次外延生长的单晶硅层上的第二光刻对位标记21，对光刻胶24进行曝光，留出离子注入窗口25。需要说明的是，在第三次外延生长单晶硅层后，需要对该层单晶硅层进行
刻蚀，形成第二光刻对位标记21。
[0044] 步骤130、通过离子注入窗口对每层单晶硅层进行第二类型离子注入，以在n层单晶硅层中形成至少两个离子注入区。
[0045] 其中，示例性的，基于步骤120，对应图2g，如图2i所示，通过离子注入窗口23对第一次外延生长的单晶硅层进行第二类型离子注入；对应步骤120，在之后每次外延生长单晶硅层后，均通过离子注入窗口对单晶硅层进行第二类型离子注入，直至在n层单晶硅层中形成至少两个离子注入区，例如，如图2j所示，n等于4时，最终形成两个离子注入区26。
[0046] 步骤140、将n层单晶硅层经高温推阱，使离子注入区形成第二类型柱区，且相邻两个第二类型柱区之间的单晶硅层为第一类型柱区。
[0047] 示例性的，参考图2k，将剩余的光刻胶曝光掉，对所有单晶硅层进行1至2次高温推阱，使离子注入区的第二类型离子上下相互扩散，最终连在一起形成第二类型柱区30。之后，可以在上层用常规工艺继续形成完整的超结器件，如图2l所示，在第二类型柱区上形成第二类型阱区40，在第二类型阱区40上部形成第一类型源区50，在两端的第一类型源区50上形成两个源极60，在两个源极之间形成栅极70，第一类型衬底10作为漏极，最终形成超结MOSFET。
[0048] 可选的，上述第一类型为N型，第二类型为P型，则P型离子可以为
硼离子。
[0049] 本发明实施例提供的超结器件的制造方法，在外延生长多层单晶硅层时，控制单晶硅的生长速度在1～2um/min的范围内，使得各层单晶硅层的晶格长度保持一致，各层单晶硅层之间不会发生大的晶格位错或倾斜，大大降低了各层单晶硅层之间的光线散射，从而提高了光的透射率，进而提高了下层单晶硅层上光刻对位标记的能见度，因此，不必在每层单晶硅层上形成光刻对位标记，便可保证光刻对位标记满足光刻精确对准的要求，从而简化了现有多层单晶硅外延工艺的制程过程、节省了制程时间以及降低了超结器件的制造成本；另外，每层单晶硅层上都形成光刻对位标记时，一旦一次光刻对位标记制作超出容差，就会造成光刻区域错位，导致超结器件的良率降低，因此，本发明实施例通过减少光刻对位标记的制作，还可提高超结器件的良率。
[0050] 另外，基于上述实施例，以1～2um/min的单晶硅生长速度在第一类型衬底上外延生长n层第一类型的单晶硅层，可优化为：外延生长n层单晶硅层时，控制氢气流量在20～30slm，并控制单晶硅生长温度在1100～1200℃。
[0051] 由此，可根据单晶硅层的厚度，精确可控地将单晶硅的生长速度控制在1～2um/min范围内。例如，若控制单晶硅的生长速度为1.2um/min，可控制氢气流量为20slm，控制温度为1150℃。以此，可保证各层单晶硅层的晶格长度保持一致。
[0052] 进一步的，当n大于或等于4时，除最上层单晶硅层外，在任意相邻三层单晶硅层中的至少一层单晶硅层上形成第二光刻对位标记，可优化为：当n大于或等于4时，除最上层单晶硅层外，在任意相邻三层单晶硅层中的一层单晶硅层上形成第二光刻对位标记(参考图2e或图2f)。由此，可最大程度地节省形成第二光刻对位标记的工艺步骤，大大节省了外延工艺的制程过程及制程时间，并最大程度降低了超结器件的制造成本，且单晶硅层的层数越多时，效果越明显。可选的，按照从下到上的顺序，每三层单晶硅层分为一组，除n层单晶硅层的最上层单晶硅层外，在每组的最上层单晶硅层上形成第二光刻对位标记。示例性的，如图3所示，对于n等于7的外延单晶硅结构，在第三次和第六次外延生长的单晶硅层20上形成第二光刻对位标记21。
[0053] 可选的，上述实施例中，超结器件的结深大于30um，n层单晶硅层中的最下层单晶硅层的厚度大于10um，其他单晶硅层的厚度为8～9um。
[0054] 另外，本发明实施例还提供了一种超结器件。该超结器件可包括：
[0055] 第一类型衬底，其中，第一类型衬底上设有第一光刻对位标记；
[0056] n层第一类型的单晶硅层，外延生长于第一类型衬底上；n层单晶硅层中包括至少两个第二类型柱区，且相邻两个第二类型柱区之间的单晶硅层为第一类型柱区；
[0057] 其中，n层单晶硅层以1～2um/min的单晶硅生长速度外延生长，最多n-2层单晶硅层上形成有与第一光刻对位标记正对的第二光刻对位标记，且当n大于或等于4时，除最上层单晶硅层外，任意相邻三层单晶硅层中的至少一层单晶硅层上形成有第二光刻对位标记。
[0058] 示例性的，当n等于4时，如图4所示，该超结器件可包括：
[0059] 第一类型衬底10，其中，第一类型衬底上设有第一光刻对位标记11；
[0060] 4层第一类型的单晶硅层20，外延生长于第一类型衬底10上；4层单晶硅层中包括至少两个第二类型柱区30，且相邻两个第二类型柱区30之间的单晶硅层为第一类型柱区(未标出)；
[0061] 其中，4层单晶硅层以1～2um/min的单晶硅生长速度外延生长，第三次外延生长的单晶硅层上形成有与第一光刻对位标记11正对的第二光刻对位标记21。
[0062] 另外，该超结器件还可包括：形成在第二类型柱区30上的第二类型阱区40，形成在第二类型阱区40上部的第一类型源区50，形成在两端的第一类型源区50上的两个源极60，以及形成在两个源极之间的栅极70，由此形成超结MOSFET。
[0063] 可选的，本发明实施例的外延生长n层单晶硅层的工艺中，氢气流量为20～30slm，温度为1100～1200℃。
[0064] 可选的，当n大于或等于4时，除最上层单晶硅层外，任意相邻三层单晶硅层中的一层单晶硅层上形成有第二光刻对位标记。示例性的，按照从下到上的顺序，每三层单晶硅层分为一组，除n层单晶硅层的最上层单晶硅层外，每组的最上层单晶硅层上形成有第二光刻对位标记。例如，当n等于7时，如图5所示，该超结器件可包括：第一类型衬底10，其中，第一类型衬底上设有第一光刻对位标记11；
[0065] 7层第一类型的单晶硅层20，外延生长于第一类型衬底10上；7层单晶硅层中包括至少两个第二类型柱区30，且相邻两个第二类型柱区30之间的单晶硅层为第一类型柱区(未标出)；
[0066] 其中，7层单晶硅层以1～2um/min的单晶硅生长速度外延生长，第三次和第六次外延生长的单晶硅层上形成有与第一光刻对位标记11正对的第二光刻对位标记21；
[0067] 形成在第二类型柱区30上的第二类型阱区40；
[0068] 形成在第二类型阱区40上部的第一类型源区50；
[0069] 形成在两端的第一类型源区50上的两个源极60；
[0070] 以及形成在两个源极之间的栅极70。
[0071] 可选的，上述超结器件的结深大于30um，n层单晶硅层中的最下层单晶硅层的厚度大于10um，其他单晶硅层的厚度为8～9um。
[0072] 可选的，第一类型为N型，第二类型为P型。
[0073] 本发明实施例提供的超结器件，外延生长的多层单晶硅层的生长速度为1～2um/min，使得各层单晶硅层的晶格长度保持一致，各层单晶硅层之间不会发生大的晶格位错或倾斜，大大降低了各层单晶硅层之间的光线散射，从而提高了光的透射率，进而提高了下层单晶硅层上光刻对位标记的能见度，因此，不必在每层单晶硅层上形成光刻对位标记，便可保证光刻对位标记满足光刻精确对准的要求，从而简化了现有多层单晶硅外延工艺的制程过程、节省了制程时间以及降低了超结器件的制造成本；另外，每层单晶硅层上都形成光刻对位标记时，一旦一次光刻对位标记制作超出容差，就会造成光刻区域错位，导致超结器件的良率降低，因此，本发明实施例通过减少光刻对位标记的制作，还可提高超结器件的良率。
[0074] 注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的
权利要求范围决定。
