[0002] 本申请要求于2015年12月14日向韩国知识产权局提交的韩国
专利申请No.10-2015-0178098的优先权权益，其全部内容通过引证结合于此。
技术领域
[0003] 本公开涉及包括
碳化
硅(SiC)的半导体器件及其制造方法。
背景技术
[0004] 功率半导体器件需要具有低导通
电阻或低饱和
电压，以在大量
电流流过时，降低导电状态下的功率损耗。进一步地，功率半导体器件需要具有承受其
PN结下的反向高电压的能
力，当功率半导体器件断开或
开关断开时，反向高电压可施加到功率半导体器件的相对端上，也就是，功率半导体器件具有高
击穿电压特性。
[0005] 当满足电力条件和物理条件的各种功率半导体器件封装在一个模
块中时，包含在封装模块内的半导体器件的数量及其电性规格可能根据系统需要的条件而变化。
[0006] 通常，使用三相功率半导
体模块来生成驱动
电机的洛伦兹力(Lorentz force)。也就是，三相功率半导体模块控制施加到电机上的电流和功率，使得确定电机的驱动状态。
[0007] 尽管传统的硅绝缘栅双极型晶体管(IGBT)和硅
二极管已包含并用在三相半导体模块中，但三相半导体模块近来趋向于包括碳化硅(SiC)金属
氧化物半导体
场效应晶体管(MOSFET)和碳化硅二极管，以最小化其中的功耗以及提高三相半导体模块的切换速度。
[0008] 当硅IGBT或碳化硅MOSFET连接到单独的二极管时，需要多条配线来实现连接，并且由于多条配线会出现寄生电容和电感，模块的切换速度会降低。
[0009] 背景部分公开的上述信息只为加强对本公开背景的理解，因此，上述信息可能包含未构成本国普通技术人员已熟悉的
现有技术的信息。
发明内容
[0010] 本公开致力于提供一种包含MOSFET区域和二极管区域的碳化硅半导体器件。
[0011] 本公开的示例性实施方式提供了一种半导体器件，该半导体器件包括：n-型层，其设置在n+型碳化硅
基板的第一表面上；第一沟槽和第二沟槽，第一沟槽和第二沟槽设置在n-型层上且彼此隔开；P型区域，其包围第一沟槽的侧面和拐
角；n+型区域，其设置在P型区域和第一沟槽与第二沟槽之间的n-型层上；栅绝缘层，其设置在第二沟槽内；栅
电极，其设置在栅绝缘层上；氧化层，其设置在栅电极上；源电极，其设置在氧化层和n+型区域上且设置在第一沟槽内；以及漏电极，其设置在n+型碳化硅基板的第二表面上，其中源电极可与设置在第一沟槽下方的n-型层
接触。
[0012] 半导体器件可进一步包括设置在n-型层和n+型区域之间的低浓度n-型层。
[0013] 低浓度n-型层的掺杂浓度可小于n-型层的掺杂浓度。
[0014] 低浓度n-型层可设置在第二沟槽和p型区域之间。
[0015] 半导体器件可进一步包括设置在p型区域和第一沟槽之间的p+型区域。
[0016] p+型区域可包围第一沟槽的侧面和拐角。
[0017] 源电极可包括肖特基电极(Schottky electrode)和设置在肖特基电极上的欧姆电极。
[0018] 欧姆电极可与设置在第一沟槽下方的n型层接触。
[0019] 本公开的另一个实施方式提供了一种半导体器件的制造方法，该方法包括：在n+型碳化硅基板的第一表面上依次形成n-型层和低浓度n-型层；在低浓度n-型层上形成n+型区域；通过
刻蚀n+型区域和低浓度n-型层形成彼此隔开的第一沟槽和第二沟槽；形成包围第一沟槽的侧面和拐角的p型区域；在第二沟槽内形成栅绝缘层；在栅绝缘层上形成栅电极；在栅电极上形成氧化层；在氧化层和n+型区域内以及在第一沟槽上形成源电极；以及在n+型碳化硅基板的第二表面上形成漏电极，其中多个p型区域可彼此隔开，且源电极可与设置在第一沟槽下方的n-型层接触。
[0020] 在形成P型区域时，可采用倾斜
离子注入法注入p离子。
[0021] 半导体器件的制造方法可进一步包括在p型区域和第一沟槽之间形成p+型区域。
[0022] 在形成p+型区域时，可采用倾斜离子注入法注入p+离子。
[0023] 根据本公开的实施方式，半导体器件不需要配线来连接MOSFET器件和二极管器件，这是因为其中包括了MOSFET区域和二极管区域。这样，半导体器件的尺寸可减小。
[0024] 进一步地，根据本公开的实施方式，由于MOSFET区域和二极管区域包含在一个半导体器件内而不需要配线，因此可提高半导体器件的切换速度。
附图说明
[0025] 图1示出了根据本公开的示例性实施方式的半导体器件的横断面示意图。
[0026] 图2示出了根据本公开的另一个示例性实施方式的半导体器件的横断面示意图。
[0027] 图3到图7示出了图2示出的半导体器件的制造方法的横断面示意图。
具体实施方式
[0028] 在下文中，将参考附图更充分地描述本公开，本公开的示例性实施方式在附图中示出。然而，应当理解，本公开不限定于已公开的实施方式，相反地，意指还涵盖各种
修改。本领域的普通技术人员将理解到，已描述的实施方式可通过不同的方式修改，而且所有的修改都不背离本公开的精神或范围。
[0029] 为清楚起见，附图中的层、
薄膜、板、区域等的厚度可能被夸大。要理解到，当诸如层、薄膜、区域、或基板的元件被指“在(on)”另一个元件上时，其可直接在另一个元件上或也可存在中间元件。
[0030] 图1描述了根据本公开的示例性实施方式的半导体器件的横断面示意。
[0031] 参考图1，根据示例性实施方式的半导体器件可包括彼此相邻的金属氧化物半导体场效应晶体管(MOSFET)区域(A)和二极管区域(B)。
[0032] 在下文中，将描述根据示例性实施方式的半导体器件的详细结构。
[0033] 根据本示例性实施方式的半导体器件可包括n+型碳化硅基板100、n-型层200、p型区域300、p+型区域400，n+型区域500、栅电极800、源电极900以及漏电极950。
[0034] n-型层200可设置在n+型碳化硅基板100的第一表面上，以及可彼此隔开的第一沟槽610和第二沟槽620可设置在n-型层200内。
[0035] p型区域300可设置在第一沟槽610的侧面且可包围第一沟槽610的拐角。p+型区域400可设置在p型区域300和第一沟槽610之间。也就是，p+型区域400也可设置在第一沟槽
610的侧面且可包围第一沟槽610的拐角。
[0036] n+型区域500可设置在p型区域300、p+型区域400以及第一沟槽610和第二沟槽620之间的n-型层200上。
[0037] 栅绝缘层700可设置在第二沟槽620内。栅电极800可设置在栅绝缘层700上。氧化层710可设置在栅电极800上。氧化层710可
覆盖栅电极800的侧面。
[0038] 源电极900可设置在n+型区域500和氧化层710上，且可设置在第一沟槽610内。源电极900可包括肖特基(Schottky)金属和位于肖特基金属上的欧姆金属。肖特基金属只可位于第一沟槽610内。
[0039] 漏电极950可设置在n+碳化硅基板100的第二表面上。漏电极950可包括欧姆金属。在此，n+型碳化硅基板100的第二表面可以是与n+型碳化硅基板100的第一表面相对的表面。
[0040] n-型层200、p型区域300、n+型区域500、栅电极800、源电极900以及漏电极950可形成MOSFET区域(A)，而n-型层200、p型区域300、p+型区域400、源电极900以及漏电极950可形成二极管区域(B)。在二极管区域(B)内，源电极900可接触第一沟槽610下方的n-型层200。也就是，在二极管区域(B)内，源电极900的肖特基金属可接触第一沟槽610下方的n-型层
200。
[0041] MOSFET区域(A)和二极管区域(B)可根据电压施加于根据本示例性实施方式的半导体器件的状态分开运行。
[0042] 当0伏电压或小于等于MOSFET的
阈值电压的电压施加到栅电极时，可将正电压施加到源电极，而0伏电压施加到漏电极，二极管区域(B)可运行。当二极管区域(B)运行时，可从第一沟槽610下方的n-型层200输出电流。
[0043] 当大于等于MOSFET的阈值电压的电压施加到栅电极时，0伏电压可施加到源电极，而正电压可施加到漏电极，MOSFET区域(A)可运行。当MOSFET区域(A)运行时，可从第二沟槽620下方的n-型层200输出电流。
[0044] 这样，由于根据本示例性实施方式的半导体器件包括MOSFET区域(A)和二极管区域(B)，可以去除连接传统的MOSFET器件和二极管器件的配线。这样，可以减小半导体器件的面积。
[0045] 此外，由于MOSFET区域和二极管区域可包含在半导体器件内而不需要配线，所以可提高半导体器件的切换速度。
[0046] 半导体器件可包括浓度低于n-型层的低浓度n-型层。现将参考图2描述包括低浓度n-型层的半导体器件。
[0047] 图2描述了根据本公开的另一个示例性实施方式的半导体器件的横断面示意图。
[0048] 参考图2，除了低浓度n-型层250之外，根据本公开的另一个示例性实施方式的半导体器件与图1的半导体器件基本上相同。因此，省略相同部分的重复性描述。
[0049] 低浓度n-型层250可设置在n-型层200和n+型区域500之间。此外，低浓度n-型层250可设置在第二沟槽620和p型区域300之间。低浓度n-型层250的掺杂浓度可小于n-型层
200的掺杂浓度。
[0050] 在下文中，将参考表1比较和描述根据示例性实施方式的半导体器件、典型二极管器件、和典型MOSFET器件的特性。
[0051] 表1表示根据本示例性实施方式的半导体器件、典型二极管器件、和典型MOSFET器件的各自模拟结果。
[0052] 比较实例1是典型二极管器件，而比较实例2是典型MOSFET器件。
[0053] 示例性实施方式1为包括单个n-层的半导体器件，而示例性实施方式2为包含两个n-型层的半导体器件，即，两个n-型层是n-型层和低浓度n-型层。
[0054] 在表1中，在相同的击穿电压施加到各个半导体器件的状态下，比较示例性实施方式1、示例性实施方式2、比较实例1和比较实例2的各自半导体器件的电流
密度。
[0055] (表1)
[0056]
[0057] 参考表1，对于电流量约为100A，根据比较实例1的二极管器件的导电面积约为0.33cm2，而根据比较实例2的MOSFET器件的导电面积约为0.20cm2。当半导体器件的电流量约为100A时，根据比较实例1和比较实例2的导电面积之和约为0.53cm2。
[0058] 在根据示例性实施方式1的半导体器件的情况下，当二极管运行时，电流量约为100A时的导电面积约为0.33cm2，而当MOSFET运行时，电流量约为100A时的导电面积约为
0.13cm2。在根据示例性实施方式1的半导体器件的情况下，当半导体器件的面积约为
0.33cm2时，可以看出，当二极管运行时，半导体器件的电流量约为100A，而当MOSFET运行时，半导体器件的电流量约为251A。
[0059] 在根据示例性实施方式2的半导体器件的情况下，当二极管运行时，电流量约为100A时的导电面积约为0.23cm2，而当MOSFET运行时，电流量约为100A时的导电面积约为
0.1cm2。在根据示例性实施方式2的半导体器件的情况下，当半导体器件的面积约为0.23cm2时，可以看出，当二极管运行时，半导体器件的电流量约为100A，而当MOSFET运行时，半导体器件的电流量约为231A。
[0060] 也就是，当二极管和MOSFET运行时，电流量约为100A时的导电面积这方面，可以看出根据示例性实施方式1的半导体器件的对应面积相对于根据比较实例1和2的半导体器件的对应面积之和减少了约37％。另外，可以看出，根据示例性实施方式2的半导体器件的对应面积相对于根据比较实例1和2的半导体器件的对应面积之和减少了约57％。
[0061] 在下文中，将参考图3到图7以及图2描述图2中示出的半导体器件的制造方法。
[0062] 图3到图7示出了图2示出的半导体器件的制造方法的横断面示意图。
[0063] 参考图3，可制备n+型碳化硅基板100，并且通过
外延生长在n+型碳化硅基板100的第一表面上形成n-型层200之后，可通过外延生长在n-型层200上形成低浓度n-型层250。如图1所示，可省略低浓度n-型层250。
[0064] 参考图4，可在低浓度n-型层250上形成n+型区域500。n+型区域500可通过向低浓度n-型层250注入n+离子形成，或可通过外延生长形成在低浓度n-型层250上。
[0065] 参考图5，可通过刻蚀n+型区域500和低浓度n-型层250形成第一沟槽610和第二沟槽620。这种情况下，第一沟槽610和第二沟槽620可同时形成。
[0066] 参考图6，可通过向第一沟槽610的侧面和拐角注入p离子来形成p型区域300，然后可通过向第一沟槽610的侧面和拐角注入p+离子来形成p+型区域400。这种情况下，可将p型区域300和p+型区域400形成为包围第一沟槽610的侧面和拐角。进一步地，可在p型区域300和第一沟槽610之间形成p+型区域400。在此，可通过倾斜离子注入法注入p离子和p+离子。倾斜离子注入法可以是具有比相对于
水平面的直角小的注入角的离子注入方法。
[0067] 参考图7，在第二沟槽620上形成栅绝缘层700之后，可在栅绝缘层700上形成栅电极800，然后在栅电极800上形成氧化层710。
[0068] 参考图2，可在氧化层710、n+型区域500以及第一沟槽610上形成源电极900，且可在n+型碳化硅基板100的第二表面上形成漏电极950。
[0069] 在根据本示例性实施方式的半导体器件的制造方法中，虽然在同时形成第一沟槽610和第二沟槽620之后，形成了p型区域300和p+型区域400，但本发明并不限于此，可在首先形成第一沟槽610之后，可形成p型区域300和p+型区域400，然后可形成第二沟槽620。
[0070] 虽然结合当前被认为是实用的示例性实施方式来描述本公开，但要明白，本公开并不限于已公开的实施方式，相反地，本公开旨在涵盖包含在所附
权利要求的精神和范围内的各种修改和等同布置。
