技术领域
[0001] 本
发明涉及
半导体集成
电路制造领域，特别是涉及一种沟槽栅绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)，本发明还涉及一种沟槽栅IGBT的制作方法。
背景技术
[0002] IGBT是由双极型
三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型
电压驱动式功率半导体器件,兼有MOSFET的高输入阻抗和电
力双极型三极管(GTR)的低导通压降两方面的优点。
[0003] IGBT器件在工业领域有重要应用，对可靠性的要求非常高，其中抗闩
锁能力直接影响器件可靠性的表现。
[0004] 如图1所示，是现有平面栅IGBT的结构示意图；图1主要是为了说明IGBT的基本结构和闩锁机理，现有平面栅IGBT包括：
[0005] 漂移区(Drift)101，通常由N型轻掺杂即N-掺杂的区熔
硅组成。
[0006] 在漂移区101的表面
选定区域形成有由P型阱组成的P型体区102。栅
氧化层103和
多晶硅栅104形成于区熔硅的表面。多晶硅栅104呈平面结构并
覆盖在P型体区102的表面，被多晶硅栅104所覆盖的P型体区102表面用于形成
沟道；相邻两个P型体区102表面选定多晶硅栅104连接在一起。由N+区组成的源区106形成于P型体区102的表面并和对应的多晶硅栅104的侧面自对准,IGBT中源区106也称N-base。
[0007] 层间膜105覆盖在器件的表面，在层间膜105中形成有穿过层间膜105的
接触孔。由P+区组成的P+接触区107形成于源区106对应的接触孔的底部。P+接触区107和底部的P型体区102相接触且P+接触去107侧面和源区106相接触。P+接触去107和源区106同时通过接触孔连接到由
正面金属层108组成的发射极。正面金属层108还会形成栅极，底部的多晶硅栅104通过接触孔连接到栅极。
[0008] 由P+区组成的集电区109形成于漂移区101的背面。通常，漂移区101对应的区熔硅一般形成于半导体衬底如硅衬底表面，集电区109通过对硅衬底进行背面减薄后形成。集电区109的背面形成有背面金属层110，背面金属层110作为器件的集
电极，也称为漏极。源区106也称发射区。
[0009] 由图1所示可知，源区106、P型体区102、漂移区101和集电区109会组成NPNP的叠层结构，该叠层结构即为寄生NPNP晶闸管。图1中标记111所圈出的区域表示了由源区106、P型体区102和漂移区101组成的寄生NPN管的等效图。寄生NPN管的基区为P型体区102，基区通过P+接触区107连接到发射极并作为寄生NPN管的基极，
电阻RB为寄生NPN管的寄生基区电阻。寄生PNP管由P+接触区107、P型体区102、漂移区101和集电区109组成。图1中的由下而上的箭头线表示寄生NPNP晶闸管的漏
电流方向。当电阻RB上的压降达到能够使寄生NPN管导通，并对寄生PNP管形成偏置，寄生NPNP晶闸管开启，栅极失去控制功能，IGBT处于闩锁失控状态。
[0010] 降低寄生电阻RB是常用的提高抗闩锁能力的方法。电阻RB的大小和源区106的宽度及源区106下部的P型体区102的杂质浓度相关，现有方法中，源区106的一侧和多晶硅栅104自对准，源区106的另一侧需要通过
光刻定义，这样会使得源区106的宽度不能得到很好的减小，使得电阻RB的降低受到源区106的宽度的限制。而提高P型体区102的杂质浓度则会对器件的性能产生影响。
[0011] 如图2所示，是现有沟槽栅IGBT的结构示意图；现有沟槽栅IGBT包括：
[0012] 漂移区201，通常由N型轻掺杂即N-掺杂的区熔硅组成。
[0013] 在漂移区201的表面选定区域形成有由P型阱组成的P型体区202。
[0014] 栅极沟槽形成于区熔硅顶部区域中，栅氧化层203形成于栅极沟槽的底部表面和侧面，多晶硅栅204填充于栅极沟槽中。多晶硅栅204侧面覆盖在P型体区202的表面，被多晶硅栅204侧面覆盖的P型体区202表面用于形成沟道，该沟道为垂直沟道。由N+区组成的源区205形成于P型体区202的表面并和对应的多晶硅栅204的侧面自对准。
[0015] 层间膜(未示出)覆盖在器件的表面，在层间膜中形成有穿过层间膜的接触孔。由P+区组成的P+接触区206形成于源区205对应的接触孔的底部。P+接触区206和底部的P型体区202相接触且P+接触去207侧面和源区205相接触。P+接触去207和源区205同时通过接触孔连接到由正面金属层207组成的发射极。正面金属层207还会形成栅极，底部的多晶硅栅204通过接触孔连接到栅极。
[0016] 由P+区组成的集电区208形成于漂移区201的背面。通常，漂移区201对应的区熔硅一般形成于半导体衬底如硅衬底表面，集电区208通过对硅衬底进行背面减薄后形成。集电区208的背面形成有背面金属层209，背面金属层209作为器件的集电极，也称为漏极。
[0017] 和图1所示结构相似，图2中，源区205的一侧和多晶硅栅204自对准，源区205的另一侧需要通过光刻定义，源区205的宽度会受限于
光刻机线宽及对准
精度，这样会使得源区205的宽度不能得到很好的减小且减少的成本较高，使得电阻RB的降低受到源区205的宽度的限制。而提高P型体区202的杂质浓度则会对器件的性能产生影响。
发明内容
[0018] 本发明所要解决的技术问题是提供一种沟槽栅IGBT，能降低P型体区的寄生电阻，从而提高器件的抗闩锁能力。为此，本发明还提供一种沟槽栅IGBT的制作方法。
[0019] 为解决上述技术问题，本发明提供的沟槽栅IGBT包括：
[0020] 漂移区，由N型轻掺杂的区熔硅组成。
[0021] 集电区，由形成于所述漂移区的背面且和所述漂移区相接触的P+区组成。
[0022] P型体区，由形成于所述漂移区顶部且和所述漂移区相接触的P型阱组成。
[0023] 栅极沟槽，形成于所述区熔硅的顶部且所述栅极沟槽穿过所述P型阱；在所述栅极沟槽的底部表面和侧面形成有栅介质层；在所述栅极沟槽中填充有由多晶硅组成的多晶硅栅。
[0024] 所述多晶硅栅的顶部表面低于所述区熔硅的顶部表面从而使所述多晶硅栅顶部的所述栅极沟槽两侧的侧面露出，N型重掺杂的源区通过带倾
角的自对准
离子注入形成于所述多晶硅栅顶部的所述栅极沟槽两侧的所述区熔硅中，所述自对准离子注入的掩模由所述多晶硅栅和所述栅极沟槽形成时的硬掩模层组成；所述源区和所述P型体区相接触。
[0025] P+接触区，形成于所述P型体区的表面，所述P+接触区和所述源区侧面接触，所述P+接触区和所述源区都通过接触孔连接到发射极。
[0026] 通过所述自对准离子注入减少所述源区的宽度，从而减少所述源区和所述P型体区的接触宽度，从而减少所述P型体区的寄生电阻，提高器件的抗闩锁能力。
[0027] 进一步的改进是，所述区熔硅形成于半导体衬底表面，所述集电区形成于减薄后的所述半导体衬底背面。
[0028] 进一步的改进是，所述半导体衬底为硅衬底。
[0029] 进一步的改进是，在所述集电区背面形成有背面金属层，由所述背面金属层引出集电极。
[0030] 进一步的改进是，所述栅介质层为栅氧化层。
[0031] 进一步的改进是，通过调节所述自对准离子注入的注入
能量和注入角度调节所述源区的宽度。
[0032] 为解决上述技术问题，本发明提供的沟槽栅IGBT的制造方法包括如下步骤：
[0033] 步骤一、提供N型轻掺杂的区熔硅并由所述区熔硅组成漂移区。
[0034] 步骤二、在所述区熔硅正面进行P型阱注入并进行
退火推阱形成由P型阱组成的P型体区，所述P型体区位于所述漂移区顶部且和所述漂移区相接触。
[0035] 步骤三、在所述区熔硅表面形成硬掩模层，对所述硬掩模层进行光刻
刻蚀将栅极沟槽形成区域打开；在所述硬掩模层的定义下对所述区熔硅进行刻蚀形成栅极沟槽。
[0036] 步骤四、在所述栅极沟槽的的底部表面和侧面形成有栅介质层。
[0037] 步骤五、进行多晶硅生长，所述多晶硅将所述栅极沟槽完全填充并延伸到所述栅极沟槽外的所述区熔硅表面。
[0038] 步骤六、进行多晶硅回刻，由回刻后填充于所述栅极沟槽中的多晶硅组成多晶硅栅，回刻工艺将所述多晶硅栅顶部以及所述栅极沟槽
外延的多晶硅都去除，所述多晶硅栅的顶部表面低于所述区熔硅的顶部表面从而使所述多晶硅栅顶部的所述栅极沟槽两侧的侧面露出。
[0039] 步骤七、进行带倾角的自对准离子注入在所述多晶硅栅顶部的所述栅极沟槽两侧的所述区熔硅中形成N型重掺杂的源区，所述自对准离子注入的掩模由所述多晶硅栅和所述栅极沟槽形成时的硬掩模层组成；所述源区和所述P型体区相接触。
[0040] 通过所述自对准离子注入减少所述源区的宽度，从而减少所述源区和所述P型体区的接触宽度，从而减少所述P型体区的寄生电阻，提高器件的抗闩锁能力。
[0041] 步骤八、去除所述硬掩模层，形成层间膜。
[0042] 步骤九、形成穿过所述层间膜的接触孔，所述接触孔的开口形成后通过P+注入在和所述源区相对应的所述接触孔的底部的所述P型体区的表面形成P+接触区，所述P+接触区和所述源区侧面接触；在所述接触孔中填充金属。
[0043] 步骤十、形成正面金属层，对所述正面金属层进行图形化形成发射极和栅极，所述P+接触区和所述源区都通过接触孔连接到所述发射极。
[0044] 步骤十一、在所述漂移区的背面形成集电区，所述集电区由和所述漂移区相接触的P+区组成。
[0045] 进一步的改进是，所述区熔硅形成于半导体衬底表面，步骤十一中先对所述半导体衬底进行背面减薄，之后再形成所述集电区。
[0046] 进一步的改进是，所述半导体衬底为硅衬底。
[0047] 进一步的改进是，步骤十一在形成所述集电区之后还包括：在所述集电区背面形成有背面金属层，由所述背面金属层引出集电极。
[0048] 进一步的改进是，所述栅介质层为栅氧化层。
[0049] 进一步的改进是，所述栅氧化层采用热氧化工艺形成。
[0050] 进一步的改进是，通过调节所述自对准离子注入的注入能量和注入角度调节所述源区的宽度。
[0051] 进一步的改进是，所述硬掩模层由氧化硅和氮化硅
叠加形成。
[0052] 本发明IGBT采用沟槽栅结构，利用多晶硅栅在填充后需要回刻的特性，将多晶硅栅在现有和区熔硅相平的
基础上做进一步的回刻，使多晶硅栅的顶部表面低于区熔硅的顶部表面从而使所述多晶硅栅顶部的栅极沟槽两侧的侧面露出，并结合带倾角的注入能实现源区的自对准离子注入掺杂，自对准离子注入的掩模由多晶硅栅和栅极沟槽形成时的硬掩模层组成，也即最后源区的两侧都不需要采用光刻定义，通过自对准离子注入能够将源区自对准的形成在P型体区的表面上，所以相对于现有需要采用光刻工艺定义的源区的结构，本发明的源区的宽度能够得到最大程度的减少，从而减少源区和P型体区的接触宽度，能降低P型体区的寄生电阻，从而提高器件的抗闩锁能力。
[0053] 另外，本发明通过调节所述自对准离子注入的注入能量和注入角度就能实现对源区的宽度的精确控制，工艺简单，成本低。
附图说明
[0054] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0055] 图1是现有平面栅IGBT的结构示意图；
[0056] 图2是现有沟槽栅IGBT的结构示意图；
[0057] 图3是本发明
实施例沟槽栅IGBT的结构示意图；
[0058] 图4A-图4G是本发明实施例一IGBT的制造方法的各步骤中的器件结构示意图。
具体实施方式
[0059] 如图3所示，是本发明实施例沟槽栅IGBT的结构示意图；本发明实施例沟槽栅IGBT包括：
[0060] 漂移区1，由N型轻掺杂的区熔硅组成。
[0061] 集电区8，由形成于所述漂移区1的背面且和所述漂移区1相接触的P+区组成。本发明实施例中，所述区熔硅形成于半导体衬底表面，所述集电区8形成于减薄后的所述半导体衬底背面。较佳为，所述半导体衬底为硅衬底。
[0062] P型体区2，由形成于所述漂移区1顶部且和所述漂移区1相接触的P型阱2组成；
[0063] 栅极沟槽，形成于所述区熔硅的顶部且所述栅极沟槽穿过所述P型阱2；在所述栅极沟槽的底部表面和侧面形成有栅介质层3；较佳为，所述栅介质层3为栅氧化层。在所述栅极沟槽中填充有由多晶硅组成的多晶硅栅4。
[0064] 所述多晶硅栅4的顶部表面低于所述区熔硅的顶部表面从而使所述多晶硅栅4顶部的所述栅极沟槽两侧的侧面露出，源区5通过带倾角的N型重掺杂的自对准离子注入形成于所述多晶硅栅4顶部的所述栅极沟槽两侧的所述区熔硅中，所述自对准离子注入的掩模由所述多晶硅栅4和所述栅极沟槽形成时的硬掩模层组成；所述源区5和所述P型体区2相接触。
[0065] P+接触区6，形成于所述P型体区2的表面，所述P+接触区6和所述源区5侧面接触，所述P+接触区6和所述源区5都通过接触孔连接到由正面金属层8组成的发射极。接触孔会穿过层间膜7，图3中仅示出了所述多晶硅栅4顶部的所述层间膜7，其他区域的所述层间膜7没有示意出。所述多晶硅栅4也会通过接触孔连接到由正面金属层组成的栅极，图3中没有示出所述多晶硅栅4对应的接触孔的形成区域。
[0066] 通过所述自对准离子注入减少所述源区5的宽度，从而减少所述源区5和所述P型体区2的接触宽度，从而减少所述P型体区2的寄生电阻，提高器件的抗闩锁能力。本发明实施例中，能通过调节所述自对准离子注入的注入能量和注入角度调节所述源区5的宽度，从而方便对所述源区5的宽度进行精确控制。
[0067] 在所述集电区8背面形成有背面金属层9，由所述背面金属层9引出集电极。
[0068] 如图4A至图4G所示，是本发明实施例一IGBT的制造方法的各步骤中的器件结构示意图，本发明实施例沟槽栅IGBT的制造方法包括如下步骤：
[0069] 步骤一、如图4A所示，提供N型轻掺杂的区熔硅并由所述区熔硅组成漂移区1。所述区熔硅形成于半导体衬底表面；较佳为，所述半导体衬底为硅衬底。
[0070] 步骤二、如图4A所示，在所述区熔硅正面进行P型阱注入并进行退火推阱形成由P型阱2组成的P型体区2，所述P型体区2位于所述漂移区1顶部且和所述漂移区1相接触。进行所述P型阱注入工艺之前，本发明实施例方法中还在所述区熔硅的表明形成了一层氧化层301，所述P型阱注入会穿过氧化层301进入到区熔硅中，所述P型体区2形成之后取出改氧化层301。
[0071] 步骤三、如图4B所示，在所述区熔硅表面形成硬掩模层304，对所述硬掩模层304进行光刻刻蚀将栅极沟槽305形成区域打开；在所述硬掩模层304的定义下对所述区熔硅进行刻蚀形成栅极沟槽305。较佳为，所述硬掩模层304由氧化硅302和氮化硅303叠加形成。
[0072] 步骤四、如图4B所示，在所述栅极沟槽305的的底部表面和侧面形成有栅介质层3。本发明实施例方法中，所述栅介质层3为栅氧化层；较佳为，所述栅氧化层采用热氧化工艺形成。
[0073] 步骤五、如图4C所示，进行多晶硅生长，所述多晶硅将所述栅极沟槽305完全填充并延伸到所述栅极沟槽305外的所述区熔硅表面。
[0074] 步骤六、如图4D所示，进行多晶硅回刻，由回刻后填充于所述栅极沟槽305中的多晶硅组成多晶硅栅4，回刻工艺将所述多晶硅栅4顶部以及所述栅极沟槽305外延的多晶硅都去除，所述多晶硅栅4的顶部表面低于所述区熔硅的顶部表面从而使所述多晶硅栅4顶部的所述栅极沟槽305两侧的侧面露出。
[0075] 步骤七、如图4E所示，进行带倾角的自对准离子注入在所述多晶硅栅4顶部的所述栅极沟槽305两侧的所述区熔硅中形成N型重掺杂的源区5，所述自对准离子注入的掩模由所述多晶硅栅4和所述栅极沟槽305形成时的硬掩模层304组成；所述源区5和所述P型体区2相接触。
[0076] 通过所述自对准离子注入减少所述源区5的宽度，从而减少所述源区5和所述P型体区2的接触宽度，从而减少所述P型体区2的寄生电阻，提高器件的抗闩锁能力。本发明实施例方法中，通过调节所述自对准离子注入的注入能量和注入角度调节所述源区5的宽度。
[0077] 步骤八、如图4F所示，去除所述硬掩模层304，形成层间膜7。
[0078] 步骤九、如图4G所示，形成穿过所述层间膜7的接触孔，所述接触孔的开口形成后通过P+注入在和所述源区5相对应的所述接触孔的底部的所述P型体区2的表面形成P+接触区6，所述P+接触区6和所述源区5侧面接触；在所述接触孔中填充金属。
[0079] 步骤十、如图4G所示，形成正面金属层8，对所述正面金属层8进行图形化形成发射极和栅极，所述P+接触区6和所述源区5都通过接触孔连接到所述发射极。
[0080] 步骤十一、如图3所示先对所述半导体衬底进行背面减薄，之后再形成所述集电区8，所述集电区8由和所述漂移区1相接触的P+区组成。所述集电区8的P+区能直接由P+掺杂的减薄后的所述半导体衬底组成，或者通过对减薄后的所述半导体衬底进行P+注入形成。
[0081] 形成所述集电区8之后还包括：在所述集电区8背面形成有背面金属层9，由所述背面金属层9引出集电极。
[0082] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多
变形和改进，这些也应视为本发明的保护范围。
