可改善雪崩能力的超结半导体器件的制备方法
专利汇可以提供可改善雪崩能力的超结半导体器件的制备方法专利检索，专利查询，专利分析的服务。并且本 发明 涉及一种可改善 雪 崩能 力 的超结 半导体 器件的制备方法。传统较高的P柱掺杂浓度加剧了横向扩散使得导通 电阻 相应增大，且P柱与N柱电荷的失衡使得击穿 电压 的降低。本发明利用 外延 工艺，形成N型外延层；进行 硼 离子注入 形成P型N型外延层；硼离子注入剂量逐次增加，然后在高温下推结形成P型与N型交替的外延层；注入硼离子形成Pbody区；使用干法 刻蚀 多晶 硅 形成 多晶硅 栅 电极 ；注入砷离子，形成N+源区；在整个器件的上表面淀积一层 铝 ，并刻蚀铝形成源金属电极，背面 金属化 形成漏电极。本发明所得的超结半导体器件在提高了超结半导体器件的雪崩能力同时减小了导通电阻。，下面是可改善雪崩能力的超结半导体器件的制备方法专利的具体信息内容。
1.一种可改善雪崩能力的超结半导体器件的制备方法，其特征在于：由以下步骤实现：
+
步骤一、利用外延工艺，在N 衬底（1）上形成一层3~10μm的N型外延层（2）；
步骤二、利用P柱掩膜板掩膜进行硼离子注入形成一层厚度为3~6μm的P型N型外延层；
步骤三、分别重复步骤一和步骤二5~10次，同时硼离子注入剂量逐次增加2%~8%，然后在900~1200℃高温下推结形成厚度为30~40μm的P型与N型交替的外延层，其
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中N型外延层（2）的掺杂浓度范围为0.5~2.5×10 cm ，元胞区P柱掺杂浓度范围为
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1.0~5.5×10 cm ；
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步骤四、采用50~200KeV的能量注入剂量为2~8×10 cm 硼离子，并在900~1200℃的高温下推结60~200分钟形成Pbody区（4）；
步骤五、在1000~1200℃温度下90分钟干氧生长50~200nm厚的栅氧化层（6），之后淀积200~800nm厚的多晶硅，并使用干法刻蚀多晶硅形成多晶硅栅电极（7）；
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步骤六、采用80KeV的能量注入剂量为3×10 cm 的砷离子，并在900℃的温度下推结+
30分钟形成N 源区（5）；
步骤七、淀积2~4μm厚的BPSG层，在900~1000℃氮气氛围下回流30~60分钟，并刻蚀形成接触孔；
步骤八、在整个器件的上表面淀积一层铝，并刻蚀铝形成源金属电极（9），钝化，背面金属化形成漏电极。
2.根据权利要求1所述的可改善雪崩能力的超结半导体器件的制备方法，其特征在于：所述步骤三通过调节P柱掩膜板来控制P柱（3）不同区域的硼离子掺杂浓度，P柱（3）中间掺杂浓度最高，掺杂浓度向两侧递减。
3.根据权利要求1所述的可改善雪崩能力的超结半导体器件的制备方法，其特征在于：所述步骤三中通过逐次增加硼离子的注入剂量来控制P柱（3）纵向的掺杂浓度，P柱（3）底部的掺杂浓度最低，掺杂浓度从下向上逐渐增高。
4.根据权利要求1、2或3所述的可改善雪崩能力的超结半导体器件的制备方法，其特征在于：每个P柱（3）的P柱掩膜板均为一组相邻的图案组成，不同P柱的间隔大于P柱（3）的宽度。
5.根据权利要求4所述的可改善雪崩能力的超结半导体器件的制备方法，其特征在于：每组P柱掩膜板的离子注入区域的图案为可制造的规则图案。
6.根据权利要求5所述的可改善雪崩能力的超结半导体器件的制备方法，其特征在于：每组P柱掩膜板的离子注入区域的图案的宽度从P柱中心向两侧逐渐递减。
7.根据权利要求5所述的可改善雪崩能力的超结半导体器件的制备方法，其特征在于：所述可制造的规则图案条形、圆形或方形。
可改善雪崩能力的超结半导体器件的制备方法
技术领域
背景技术
表文章，提出了加一个自对准浅表面扩散P 区域，可以很有效地抑制寄生晶体管效应，并且在减小电流增益和基极电阻的同时，没有消耗额外的外延层厚度。但需要指出的是，虽然自+
对准浅表面扩散P 区域抑制了寄生效应且不增加元胞面积，却提高了穿通击穿的可能，因此生产时还需要结合具体器件工作条件要求进行权衡。
发明内容
步骤一、利用外延工艺，在N 衬底上形成一层3~10μm的N型外延层；
步骤二、利用P柱掩膜板掩膜进行硼离子注入形成一层厚度为3~6μm的P型N型外延层；
步骤三、分别重复步骤一和步骤二5~10次，同时硼离子注入剂量逐次增加2%~8%，然后在900~1200℃高温下推结形成厚度为30~40μm的P型与N型交替的外延层，其中N型外延
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层的掺杂浓度范围为0.5~2.5×10 cm ，元胞区P柱掺杂浓度范围为1.0~5.5×10 cm ；
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步骤四、采用50~200KeV的能量注入剂量为2~8×10 cm 硼离子，并在900~1200℃的高温下推结60~200分钟形成Pbody区；
步骤五、在1000~1200℃温度下90分钟干氧生长50~200nm厚的栅氧化层（6），之后淀积200~800nm厚的多晶硅，并使用干法刻蚀多晶硅形成多晶硅栅电极；
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步骤六、采用80KeV的能量注入剂量为3×10 cm 的砷离子，并在900℃的温度下推结+
30分钟形成N 源区；
步骤七、淀积2~4μm厚的BPSG层，在900~1000℃氮气氛围下回流30~60分钟，并刻蚀形成接触孔；
步骤八、在整个器件的上表面淀积一层铝，并刻蚀铝形成源金属电极，钝化，背面金属化形成漏电极。
每个P柱的P柱掩膜板均为一组相邻的图案组成，不同P柱的间隔大于P柱的宽度；
每组P柱掩膜板的离子注入区域的图案为可制造的规则图案。
附图说明
图3是本发明的元胞区的P柱光刻掩膜板结构示意图；
图4是沿着图2中AA’线的净掺杂浓度分布图；
图5是沿着图2中BB’线的净掺杂浓度分布图。
具体实施方式
步骤一、利用外延工艺，在N 衬底1上形成一层3~10μm的N型外延层2；
步骤二、利用P柱掩膜板掩膜进行硼离子注入形成一层厚度为3~6μm的P型N型外延层；
步骤三、分别重复步骤一和步骤二5~10次，同时硼离子注入剂量逐次增加2%-8%，然后在900~1200℃高温下推结形成厚度为30~40μm的P型与N型交替的外延层，其中N型外延
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层2的掺杂浓度范围为0.5~2.5×10 cm ，元胞区P柱掺杂浓度范围为1.0~5.5×10 cm ；
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步骤四、采用50~200KeV的能量注入剂量为2~8×10 cm 硼离子，并在900~1200℃的高温下推结60~200分钟形成Pbody区4；
步骤五、在1000~1200℃温度下90分钟干氧生长50~200nm厚的栅氧化层6，之后淀积
200~800nm厚的多晶硅，并使用干法刻蚀多晶硅形成多晶硅栅电极7；
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步骤六、采用80KeV的能量注入剂量为3×10 cm 的砷离子，并在900℃的温度下推结+
30分钟形成N 源区5；
步骤七、淀积2~4μm厚的BPSG层，在900~1000℃氮气氛围下回流30~60分钟，并刻蚀形成接触孔；
步骤八、在整个器件的上表面淀积一层铝，并刻蚀铝形成源金属电极，钝化，背面金属化形成漏金属电极9。
二、在N 衬底上外延生长5μm电阻率为4Ω??cm的N型外延层，作为P柱与N 衬底间的缓冲层；
三、在硅片表面外延生长5μm电阻率为4Ω??cm的N型外延层；
四、在硅片表面淀积6μm的负性光刻胶（即有P柱图形的地方进行硼离子注入），使用P柱掩膜板进行曝光并显影，然后进行四次高能硼离子注入，注入硼离子能量依次采用
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3.5MeV、2.5MeV、1.2KeV与200KeV，注入的硼离子剂量均为6×10 cm ；
五、重复6次步骤三和步骤四，但是重复步骤四时注入的硼离子剂量每次在前一次注入的基础上增加5%的硼离子剂量，最后在1100℃温度的氮气氛围下进行30分钟的高温推
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结，形成长度约为35μm的连续P柱，其中N型外延层的典型掺杂浓度为1.1×10 cm ，元
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胞区P柱典型掺杂浓度为3.6×10 cm ；
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六、采用120KeV的能量注入剂量为5.2×10 cm 硼离子，并在1000℃的高温下推结
120分钟形成Pbody区4；
七、在1100℃温度下90分钟干氧生长100nm厚的栅氧化层6，之后淀积400nm厚的多晶硅，并使用干法刻蚀多晶硅形成多晶硅栅电极7；
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八、采用80KeV的能量注入剂量为3×10 cm 的砷离子，并在900℃的温度下推结30+
分钟形成N 源区5；
九、淀积2μm厚的BPSG层8，在950℃氮气氛围下回流30分钟，并刻蚀形成接触孔；
十、在整个器件的上表面淀积一层铝，并刻蚀铝形成源金属电极9，钝化，背面金属化形成漏电极。
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